JP2807923B2 - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS型半導体装置に関し、特に、MOSダイナミ
ックRAMに適用して好適なものである。
ックRAMに適用して好適なものである。
スタックトキャパシタセル（stacked capacitorcel
l）を用いた従来のMOSダイナミックRAMの一例を第４図
に示す。この従来のMOSダイナミックRAMの製造方法を説
明すると次の通りである。
l）を用いた従来のMOSダイナミックRAMの一例を第４図
に示す。この従来のMOSダイナミックRAMの製造方法を説
明すると次の通りである。
即ち、まず、第４図に示すように、予め素子分離が行
われた例えばｐ型のシリコン基板101上にゲート酸化膜1
02を介してワード線WL′を形成する。次に、このワード
線WL′をマスクとして例えばヒ素のようなｎ型不純物を
シリコン基板101中に高濃度にイオン注入した後、注入
不純物の拡散及び電気的活性化のための熱処理を行うこ
とにより、ワード線WL′に対して自己整合的にn+型のソ
ース領域103及びドレイン領域104を形成する。ワード線
WL′からなるゲート電極と、これらのソース領域103及
びドレイン領域104とにより、アクセストランジスタと
してのｎチャネルMOSトランジスタが形成される。
われた例えばｐ型のシリコン基板101上にゲート酸化膜1
02を介してワード線WL′を形成する。次に、このワード
線WL′をマスクとして例えばヒ素のようなｎ型不純物を
シリコン基板101中に高濃度にイオン注入した後、注入
不純物の拡散及び電気的活性化のための熱処理を行うこ
とにより、ワード線WL′に対して自己整合的にn+型のソ
ース領域103及びドレイン領域104を形成する。ワード線
WL′からなるゲート電極と、これらのソース領域103及
びドレイン領域104とにより、アクセストランジスタと
してのｎチャネルMOSトランジスタが形成される。
次に、全面に層間絶縁膜105を形成した後、この層間
絶縁膜105及びゲート酸化膜102の所定部分をエッチング
除去してコンタクトホールＣ′を形成する。次に、不純
物がドープされた多結晶シリコン膜からなる下部電極
（電極蓄積層）106、誘電体膜107及び不純物がドープさ
れた多結晶シリコン膜からなる上部電極（セルプレー
ト）108を形成してスタックトキャパシタを形成する。
絶縁膜105及びゲート酸化膜102の所定部分をエッチング
除去してコンタクトホールＣ′を形成する。次に、不純
物がドープされた多結晶シリコン膜からなる下部電極
（電極蓄積層）106、誘電体膜107及び不純物がドープさ
れた多結晶シリコン膜からなる上部電極（セルプレー
ト）108を形成してスタックトキャパシタを形成する。
ここで、下部電極106は、コンタクホールＣ′を通じ
てドレイン領域104に接続されている。また、この下部
電極106とアクセストランジスタのゲート電極を構成す
るワード線WL′との間の電気的絶縁は層間絶縁膜105に
より行われる。
てドレイン領域104に接続されている。また、この下部
電極106とアクセストランジスタのゲート電極を構成す
るワード線WL′との間の電気的絶縁は層間絶縁膜105に
より行われる。
上述の従来のMOSダイナミックRAMの製造方法において
は、スタックトキャパシタの下部電極106は、多結晶Si
膜を全面に形成し、この多結晶シリコン膜に不純物をド
ープした後、この多結晶Si膜を反応性イオンエッチング
（RIE）法により基板表面に対して垂直方向に異方性エ
ッチングすることにより形成される。ところが、この多
結晶シリコン膜は、ワード線WL′による大きな段差が表
面に存在する層間絶縁膜105上に形成されているため、
この多結晶シリコン膜をRIE法により異方性エッチング
した場合、この段差部でエッチング残りを生じる。その
結果、隣接するメモリセルの下部電極106同士がショー
トしてしまうという問題があった。
は、スタックトキャパシタの下部電極106は、多結晶Si
膜を全面に形成し、この多結晶シリコン膜に不純物をド
ープした後、この多結晶Si膜を反応性イオンエッチング
（RIE）法により基板表面に対して垂直方向に異方性エ
ッチングすることにより形成される。ところが、この多
結晶シリコン膜は、ワード線WL′による大きな段差が表
面に存在する層間絶縁膜105上に形成されているため、
この多結晶シリコン膜をRIE法により異方性エッチング
した場合、この段差部でエッチング残りを生じる。その
結果、隣接するメモリセルの下部電極106同士がショー
トしてしまうという問題があった。
上述のエッチング残りを防止しようとして、RIE法に
よる異方性エッチングを行った後に等方性エッチングを
追加すると、横方向（基板表面に対して平行な方向）の
エッチングにより、下部電極106の面積が減少してしま
うため、スタックトキャパシタの蓄積電荷量が減少し、
ソフトエラーが発生し易くなるという問題があった。
よる異方性エッチングを行った後に等方性エッチングを
追加すると、横方向（基板表面に対して平行な方向）の
エッチングにより、下部電極106の面積が減少してしま
うため、スタックトキャパシタの蓄積電荷量が減少し、
ソフトエラーが発生し易くなるという問題があった。
そこで、本発明は、隣接するメモリセルの下部電極同
士のショートを防止することができるMOS型半導体装置
を提供することを目的とする。
士のショートを防止することができるMOS型半導体装置
を提供することを目的とする。
本発明の他の目的は、ソフトエラーが発生し難いMOS
型半導体装置を提供することである。
型半導体装置を提供することである。
〔課題を解決するための手段〕 上記課題を解決するために、本発明のMOS型半導体装
置は、１個のMOSトランジスタと１個のスタックトキャ
パシタとにより構成されるメモリセルを有するMOS型半
導体装置において、上記MOSトランジスタのゲート電極
と上記スタックトキャパシタの下部電極との間の層間絶
縁膜が、少なくとも、上記ゲート電極を覆うように形成
された第１の層間絶縁膜と、上記ゲート電極の上層を含
む上記第１の層間絶縁膜上に形成されたエッチングスト
ッパー膜と、上記エッチングストッパー膜上に形成され
た、表面が平坦な第２の層間絶縁膜とからなり、上記第
２の層間絶縁膜のうちの上記下部電極に対応する部分に
上記下部電極よりも寸法が小さい開口が形成され、上記
下部電極の端部が上記開口の周辺部の上記第２の層間絶
縁膜上に延在している。
置は、１個のMOSトランジスタと１個のスタックトキャ
パシタとにより構成されるメモリセルを有するMOS型半
導体装置において、上記MOSトランジスタのゲート電極
と上記スタックトキャパシタの下部電極との間の層間絶
縁膜が、少なくとも、上記ゲート電極を覆うように形成
された第１の層間絶縁膜と、上記ゲート電極の上層を含
む上記第１の層間絶縁膜上に形成されたエッチングスト
ッパー膜と、上記エッチングストッパー膜上に形成され
た、表面が平坦な第２の層間絶縁膜とからなり、上記第
２の層間絶縁膜のうちの上記下部電極に対応する部分に
上記下部電極よりも寸法が小さい開口が形成され、上記
下部電極の端部が上記開口の周辺部の上記第２の層間絶
縁膜上に延在している。
本発明のMOS型半導体装置の一態様例において、上記
エッチングストッパー膜は絶縁膜からなる。
エッチングストッパー膜は絶縁膜からなる。
本発明のMOS型半導体装置の一態様例において、上記
エッチングストッパー膜は窒化シリコン膜である。
エッチングストッパー膜は窒化シリコン膜である。
上述のように構成した本発明のMOS型半導体装置で
は、表面が平坦な第２の層間絶縁膜上に下部電極の端部
を延在させているので、この下部電極を形成するための
エッチングをRIE法により行ってもエッチング残りが生
じなくなる。従って、隣接するメモリセルの下部電極同
士のショートを防止することができる。
は、表面が平坦な第２の層間絶縁膜上に下部電極の端部
を延在させているので、この下部電極を形成するための
エッチングをRIE法により行ってもエッチング残りが生
じなくなる。従って、隣接するメモリセルの下部電極同
士のショートを防止することができる。
また、エッチング残りを防止するために等方性エッチ
ング追加する必要がなくなるので、横方向エッチングに
より下部電極の面積が減少することがなくなる。このま
えスタックトキャパシタの蓄積電荷量の減少を防止する
ことができる。更に、下部電極の面積は、第２の層間絶
縁膜の開口の側壁の面積分だけ従来に比べて増加するの
で、スタックトキャパシタの蓄積電荷量を増加させるこ
とができる。これによって、ソフトエラーが発生し難く
なる。
ング追加する必要がなくなるので、横方向エッチングに
より下部電極の面積が減少することがなくなる。このま
えスタックトキャパシタの蓄積電荷量の減少を防止する
ことができる。更に、下部電極の面積は、第２の層間絶
縁膜の開口の側壁の面積分だけ従来に比べて増加するの
で、スタックトキャパシタの蓄積電荷量を増加させるこ
とができる。これによって、ソフトエラーが発生し難く
なる。
以下、本発明の実施例を第１図〜第３図を参照して説
明する。
明する。
第１図は本発明の一実施例によるMOSダイナミックRAM
を示す。
を示す。
同図に示すように、この実施例においては、例えばｐ
型のシリコン基板１の表面に例えば二酸化シリコン酸の
ようなフィールド酸化膜（図示せず）が形成され、これ
によって素子分離が行われている。このフィールド酸化
膜で囲まれた活性領域の表面には、例えば膜厚が100〜3
00Å程度の二酸化シリコン膜のようなゲート酸化膜２が
形成されている。
型のシリコン基板１の表面に例えば二酸化シリコン酸の
ようなフィールド酸化膜（図示せず）が形成され、これ
によって素子分離が行われている。このフィールド酸化
膜で囲まれた活性領域の表面には、例えば膜厚が100〜3
00Å程度の二酸化シリコン膜のようなゲート酸化膜２が
形成されている。
WLはワード線を示す。このワード線WLは、例えばリン
やヒ素のような不純物が例えば1019〜1021/cm3程度の濃
度にドープされた例えば濃厚が1500〜5000Å程度の多結
晶シリコン膜や、この不純物がドープされた多結晶シリ
コン膜上に例えばタングステンシリサイド膜のような高
融点金属シリサイド膜を重ねたポリサイド膜などにより
形成される。
やヒ素のような不純物が例えば1019〜1021/cm3程度の濃
度にドープされた例えば濃厚が1500〜5000Å程度の多結
晶シリコン膜や、この不純物がドープされた多結晶シリ
コン膜上に例えばタングステンシリサイド膜のような高
融点金属シリサイド膜を重ねたポリサイド膜などにより
形成される。
シリコン基板１中には、ワード線WLに対して自己整合
的に例えばn+型のソース領域３及びドレイン領域４が形
成されている。これらのソース領域３及びドレイン領域
４の表面濃度は、例えば1018〜1021/cm3程度である。ワ
ード線WLからなるゲート電極とこれらのソース領域３及
びドレイン領域４とにより、アクセストランジスタとし
てのｎチャネルMOSトランジスタが形成されている。
的に例えばn+型のソース領域３及びドレイン領域４が形
成されている。これらのソース領域３及びドレイン領域
４の表面濃度は、例えば1018〜1021/cm3程度である。ワ
ード線WLからなるゲート電極とこれらのソース領域３及
びドレイン領域４とにより、アクセストランジスタとし
てのｎチャネルMOSトランジスタが形成されている。
図中、５は第１の層間絶縁膜を示す。この第１の層間
絶縁膜５としては、例えば膜厚が1000〜2000Å程度の二
酸化シリコン膜を用いることができる。
絶縁膜５としては、例えば膜厚が1000〜2000Å程度の二
酸化シリコン膜を用いることができる。
この第１の層間絶縁膜５上には、表面が平坦な第２の
層間絶縁膜６が形成されている。この第２の層間絶縁膜
６としては、例えば、第１の層間絶縁膜５に対して選択
エッチング可能でしかもリフローを行わせることが可能
なものが用いられる。具体的には、この第２の層間絶縁
膜６としては、例えば膜厚が1000〜5000Å程度のリン又
はホウ素がドープされた二酸化シリコン膜（リンシリケ
ートガラス膜、ホウ素シリケートガラス膜、ホウ素リン
シリケートガラス膜など）を用いることができる。ここ
で、リンがドープされた二酸化シリコン膜中のリン濃度
はP2O5濃度に換算して例えば５〜16重量％、ホウ素がド
ープされた二酸化シリコン膜中のホウ素濃度はB2O3濃度
に換算して例えば５〜15重量％程度である。ここで、こ
の第２の層間絶縁膜６には、後述の下部電極７に対応す
る部分に、この下部電極７よりも寸法が小さく、従って
面積が小さい開口6aが形成されている。
層間絶縁膜６が形成されている。この第２の層間絶縁膜
６としては、例えば、第１の層間絶縁膜５に対して選択
エッチング可能でしかもリフローを行わせることが可能
なものが用いられる。具体的には、この第２の層間絶縁
膜６としては、例えば膜厚が1000〜5000Å程度のリン又
はホウ素がドープされた二酸化シリコン膜（リンシリケ
ートガラス膜、ホウ素シリケートガラス膜、ホウ素リン
シリケートガラス膜など）を用いることができる。ここ
で、リンがドープされた二酸化シリコン膜中のリン濃度
はP2O5濃度に換算して例えば５〜16重量％、ホウ素がド
ープされた二酸化シリコン膜中のホウ素濃度はB2O3濃度
に換算して例えば５〜15重量％程度である。ここで、こ
の第２の層間絶縁膜６には、後述の下部電極７に対応す
る部分に、この下部電極７よりも寸法が小さく、従って
面積が小さい開口6aが形成されている。
図中、７はスタックトキャパシタの下部電極（電荷蓄
積層）を示す。この下部電極７は、例えばリやヒ素のよ
うな不純物が1019〜1021/cm3程度の濃度にドープされた
例えば膜厚が500〜3000Å程度の多結晶シリコン膜によ
り形成される。ここで、この下部電極７は、ゲート酸化
膜２及び１の層間絶縁膜５に形成されたコンタクトホー
ルＣを通じてアクセストランジスタのドレイン領域４に
接続されている。また、この下部電極７は、第２の層間
絶縁膜６の開口6aの内部における第１の層間絶縁膜５の
表面と、この開口6aの側壁と、この開口6aの周辺部の第
２の層間絶縁膜６の平坦な表面とに沿って形成されてお
り、その端部はこの第２の層間絶縁膜６上に延在してい
る。
積層）を示す。この下部電極７は、例えばリやヒ素のよ
うな不純物が1019〜1021/cm3程度の濃度にドープされた
例えば膜厚が500〜3000Å程度の多結晶シリコン膜によ
り形成される。ここで、この下部電極７は、ゲート酸化
膜２及び１の層間絶縁膜５に形成されたコンタクトホー
ルＣを通じてアクセストランジスタのドレイン領域４に
接続されている。また、この下部電極７は、第２の層間
絶縁膜６の開口6aの内部における第１の層間絶縁膜５の
表面と、この開口6aの側壁と、この開口6aの周辺部の第
２の層間絶縁膜６の平坦な表面とに沿って形成されてお
り、その端部はこの第２の層間絶縁膜６上に延在してい
る。
図中、８はスタックトキャパシタの誘電体膜を示す。
この誘電体膜８としては、例えば、膜厚が５〜20Å程度
の二酸化シリコン膜と、膜厚が50〜100Å程度の窒化シ
リコン膜と、膜厚が５〜20Åの程度の二酸化シリコン膜
との三層膜（ONO膜）を用いることができる。更に、９
はスタックトキャパシタの上部電極（セルプレート）を
示す。この上部電極９は、例えばリンやヒ素のような不
純物が1020〜1021/cm3程度の濃度にドープされた例えば
膜厚が1000〜3000Å程度の多結晶シリコン膜により形成
される。そして、この上部電極９と誘電体膜８と下部電
極７とにより、スタックトキャパシタが形成されてい
る。
この誘電体膜８としては、例えば、膜厚が５〜20Å程度
の二酸化シリコン膜と、膜厚が50〜100Å程度の窒化シ
リコン膜と、膜厚が５〜20Åの程度の二酸化シリコン膜
との三層膜（ONO膜）を用いることができる。更に、９
はスタックトキャパシタの上部電極（セルプレート）を
示す。この上部電極９は、例えばリンやヒ素のような不
純物が1020〜1021/cm3程度の濃度にドープされた例えば
膜厚が1000〜3000Å程度の多結晶シリコン膜により形成
される。そして、この上部電極９と誘電体膜８と下部電
極７とにより、スタックトキャパシタが形成されてい
る。
次に、上述のように構成したこの実施例によるMOSダ
イナミックRAMの製造方法を第２図Ａ〜第２図Ｃを参照
して説明する。
イナミックRAMの製造方法を第２図Ａ〜第２図Ｃを参照
して説明する。
まず、第２図Ａに示すように、シリコン基板１の表面
に例えばLOCOS法によりフィールド酸化膜（図示せず）
を形成して素子分離を行った後、このフィールド酸化膜
で囲まれた活性領域の表面に熱酸化法によりゲート酸化
膜２を形成する。
に例えばLOCOS法によりフィールド酸化膜（図示せず）
を形成して素子分離を行った後、このフィールド酸化膜
で囲まれた活性領域の表面に熱酸化法によりゲート酸化
膜２を形成する。
次に、例えばCVD法により全面に一層目の多結晶シリ
コン膜を形成し、この多結晶シリコン膜にリンやヒ素や
ホウ素のような不純物をイオン注入法や熱拡散法により
ドープして低抵抗化した後、この多結晶シリコン膜をエ
ッチングによりパターニングしてワード線WLを形成す
る。なお、このワード線WLをポリサイド膜により形成す
る場合には、上述の不純物がドープされた多結晶シリコ
ン膜上にスパッタ法やCVD法により例えばタングステン
シリサイド膜のような高融点金属シリサイド膜を形成し
た後に、これらの高融点金属シリサイド膜及び多結晶シ
リコン膜をパターニングする。
コン膜を形成し、この多結晶シリコン膜にリンやヒ素や
ホウ素のような不純物をイオン注入法や熱拡散法により
ドープして低抵抗化した後、この多結晶シリコン膜をエ
ッチングによりパターニングしてワード線WLを形成す
る。なお、このワード線WLをポリサイド膜により形成す
る場合には、上述の不純物がドープされた多結晶シリコ
ン膜上にスパッタ法やCVD法により例えばタングステン
シリサイド膜のような高融点金属シリサイド膜を形成し
た後に、これらの高融点金属シリサイド膜及び多結晶シ
リコン膜をパターニングする。
次に、このワード線WLをマスクとしてシリコン基板１
中に例えばヒ素のようなｎ型不純物を高濃度にイオン注
入した後、注入不純物の拡散及び電気的活性化のための
熱処理を行う。これによって、例えばn+型のソース領域
３及びドレイン領域４がワード線WLに対して自己整合的
に形成される。
中に例えばヒ素のようなｎ型不純物を高濃度にイオン注
入した後、注入不純物の拡散及び電気的活性化のための
熱処理を行う。これによって、例えばn+型のソース領域
３及びドレイン領域４がワード線WLに対して自己整合的
に形成される。
次に、例えばCVD法により全面に第１の層間絶縁膜５
及び第２の層間絶演膜６を順次形成する。この後、例え
ば800〜1000℃程度の熱処理を行うことにより第２の層
間絶縁膜６のリフローを行い、これによって第２の層間
絶縁膜６の表面を平坦化する。この時、第１の層間絶縁
膜５は不純物がドープされていないため、リフローは起
きず、第２の層間絶縁膜６の表面のみ平坦化される。
及び第２の層間絶演膜６を順次形成する。この後、例え
ば800〜1000℃程度の熱処理を行うことにより第２の層
間絶縁膜６のリフローを行い、これによって第２の層間
絶縁膜６の表面を平坦化する。この時、第１の層間絶縁
膜５は不純物がドープされていないため、リフローは起
きず、第２の層間絶縁膜６の表面のみ平坦化される。
次に、表面が平坦化された第２の層間絶縁膜６上に、
開口6aに対応する部分が開口した所定形状のレジストパ
ターン（図示せず）をリソグラフィーにより形成した
後、このレジストパターンをマスクとして第２の層間絶
縁膜６をエッチングする。この後、レジストパターンを
除去する。これにより、第２図Ｂに示すように、第２の
層間絶縁膜６に開口6aが形成される。この場合、不純物
がドープされていない第１の層間絶縁膜５と不純物がド
ープされた２の層間絶縁膜６とはエッチング速度が異な
り、第２の層間絶縁膜６に比べて第１の層間絶縁膜５の
方がエッチング速度が小さいので、このことを利用して
第１の層間絶縁膜５が露出した時点でエッチングをスト
ップさせることができる。
開口6aに対応する部分が開口した所定形状のレジストパ
ターン（図示せず）をリソグラフィーにより形成した
後、このレジストパターンをマスクとして第２の層間絶
縁膜６をエッチングする。この後、レジストパターンを
除去する。これにより、第２図Ｂに示すように、第２の
層間絶縁膜６に開口6aが形成される。この場合、不純物
がドープされていない第１の層間絶縁膜５と不純物がド
ープされた２の層間絶縁膜６とはエッチング速度が異な
り、第２の層間絶縁膜６に比べて第１の層間絶縁膜５の
方がエッチング速度が小さいので、このことを利用して
第１の層間絶縁膜５が露出した時点でエッチングをスト
ップさせることができる。
次に、開口6aの内部における第１の層間絶縁膜５及び
ゲート酸化膜２の所定部分をエッチング除去して、第２
図Ｃに示すように、コンタクトホールＣを形成する。
ゲート酸化膜２の所定部分をエッチング除去して、第２
図Ｃに示すように、コンタクトホールＣを形成する。
次に、例えばCVD法により全面に二層目の多結晶シリ
コン膜を形成した後、この多結晶シリコン膜にリンやヒ
素のような不純物を例えばドーズ量1014〜1016/cm2程
度、エネルギー60〜200KeVの条件でイオン注入する。こ
の後、例えば窒素雰囲気中において例えば800〜1000℃
で30〜60分程度熱処理を行う。これにより、この多結晶
シリコン膜の全体に注入不純物が拡散されて低抵抗化さ
れる。なお、この多結晶シリコン膜への不純物ドープ
は、熱拡散法により行うことも可能である。
コン膜を形成した後、この多結晶シリコン膜にリンやヒ
素のような不純物を例えばドーズ量1014〜1016/cm2程
度、エネルギー60〜200KeVの条件でイオン注入する。こ
の後、例えば窒素雰囲気中において例えば800〜1000℃
で30〜60分程度熱処理を行う。これにより、この多結晶
シリコン膜の全体に注入不純物が拡散されて低抵抗化さ
れる。なお、この多結晶シリコン膜への不純物ドープ
は、熱拡散法により行うことも可能である。
次に、この熱処理の際に多結晶シリコン膜の表面に形
成された酸化膜を例えばフッ化水素系のエッチング液に
よりエッチング除去した後、この多結晶シリコン膜を例
えばRIE法により基板表面に対して垂直な方向に異方性
エッチングする。これにより、第１図に示すように、ス
タックトキャパシタの下部電極７が形成される。この場
合、この下部電極７の端部は表面が平坦な第２の層間絶
縁膜６上に延在しているので、この下部電極７を形成す
るためのエッチングをRIE法により行っても、エッチン
グ残りが生じることはない。
成された酸化膜を例えばフッ化水素系のエッチング液に
よりエッチング除去した後、この多結晶シリコン膜を例
えばRIE法により基板表面に対して垂直な方向に異方性
エッチングする。これにより、第１図に示すように、ス
タックトキャパシタの下部電極７が形成される。この場
合、この下部電極７の端部は表面が平坦な第２の層間絶
縁膜６上に延在しているので、この下部電極７を形成す
るためのエッチングをRIE法により行っても、エッチン
グ残りが生じることはない。
次に、この下部電極７上に誘電体膜８を形成する。こ
の誘電体膜８として例えばONO膜を用いる場合、下層の
二酸化シリコン膜としては、下部電極７を構成する多結
晶シリコン膜の表面に形成された自然酸化膜又はこの多
結晶シリコン膜を熱酸化することにより形成された二酸
化シリコン膜を用いる。また、窒化シリコン膜はCVD法
により形成する。更に、上層の二酸化シリコン膜は、こ
の窒化シリコン膜を酸素雰囲気又は水蒸気雰囲気中にお
いて例えば800〜950℃で30〜60分程度熱処理することに
より形成する。
の誘電体膜８として例えばONO膜を用いる場合、下層の
二酸化シリコン膜としては、下部電極７を構成する多結
晶シリコン膜の表面に形成された自然酸化膜又はこの多
結晶シリコン膜を熱酸化することにより形成された二酸
化シリコン膜を用いる。また、窒化シリコン膜はCVD法
により形成する。更に、上層の二酸化シリコン膜は、こ
の窒化シリコン膜を酸素雰囲気又は水蒸気雰囲気中にお
いて例えば800〜950℃で30〜60分程度熱処理することに
より形成する。
次に、例えばCVD法により全面に三層目の多結晶シリ
コン膜を形成した後、この多結晶シリコン膜にリンやヒ
素のような不純物を例えばドーズ量1014〜1016/cm2程
度、エネルギー60〜200KeVの条件でイオン注入する。こ
の後、例えば窒素雰囲気中において例えば800〜1000℃
で30〜60分程度熱処理を行う。これにより、この多結晶
シリコン膜の全体に注入不純物が拡散されて低抵抗化さ
れる。なお、この多結晶シリコン膜への不純物ドープ
は、熱拡散法により行うことも可能である。
コン膜を形成した後、この多結晶シリコン膜にリンやヒ
素のような不純物を例えばドーズ量1014〜1016/cm2程
度、エネルギー60〜200KeVの条件でイオン注入する。こ
の後、例えば窒素雰囲気中において例えば800〜1000℃
で30〜60分程度熱処理を行う。これにより、この多結晶
シリコン膜の全体に注入不純物が拡散されて低抵抗化さ
れる。なお、この多結晶シリコン膜への不純物ドープ
は、熱拡散法により行うことも可能である。
次に、この熱処理の際に多結晶シリコン膜の表面に形
成された酸化膜を例えばフッ化水素系のエッチング液に
よりエッチング除去した後、この多結晶シリコン膜をエ
ッチングによりパターニングしてスタックトキャパシタ
の上部電極９を形成する。
成された酸化膜を例えばフッ化水素系のエッチング液に
よりエッチング除去した後、この多結晶シリコン膜をエ
ッチングによりパターニングしてスタックトキャパシタ
の上部電極９を形成する。
この後、CVD法による層間絶縁膜の形成、コンタクト
ホールの形成、スパッタ法などによる例えば膜厚5000〜
10000Å程度のアルミニウム膜のような金属膜の形成、
この金属膜のパターニングによるビット線の形成などを
行った後、例えばプラズマCVD法により例えば窒化シリ
コン膜のようなパッシベーション膜を形成し、目的とす
るMOSダイナミックRAMを完成させる。
ホールの形成、スパッタ法などによる例えば膜厚5000〜
10000Å程度のアルミニウム膜のような金属膜の形成、
この金属膜のパターニングによるビット線の形成などを
行った後、例えばプラズマCVD法により例えば窒化シリ
コン膜のようなパッシベーション膜を形成し、目的とす
るMOSダイナミックRAMを完成させる。
以上のように、この実施例によれば、スタックトキャ
パシタの下部電極７の端部が、表面が平坦な第２の層間
絶縁膜６上に延在しているので、この下部電極７を形成
するためのエッチングをRIE法により行ってもエッチン
グ残りが生じることがなく、従って、隣接するメモリセ
ルの下部電極９同士のショートを防止することができ
る。
パシタの下部電極７の端部が、表面が平坦な第２の層間
絶縁膜６上に延在しているので、この下部電極７を形成
するためのエッチングをRIE法により行ってもエッチン
グ残りが生じることがなく、従って、隣接するメモリセ
ルの下部電極９同士のショートを防止することができ
る。
また、RIE法による異方性エッチング後に等方性エッ
チングを追加する必要がなくなるので、横方向エッチン
グによる下部電極７の面積の減少を防止することができ
る。更に、下部電極７の面積は、第２の層間絶縁膜６の
開口6aの側壁の面積分だけ従来に比べて増加するので、
スタックトキャパシタの蓄積電荷量を増加させることが
でき、これにより、ソフトエラーが発生し難く、信頼性
の高いMOSダイナミックRAMを実現することができる。
チングを追加する必要がなくなるので、横方向エッチン
グによる下部電極７の面積の減少を防止することができ
る。更に、下部電極７の面積は、第２の層間絶縁膜６の
開口6aの側壁の面積分だけ従来に比べて増加するので、
スタックトキャパシタの蓄積電荷量を増加させることが
でき、これにより、ソフトエラーが発生し難く、信頼性
の高いMOSダイナミックRAMを実現することができる。
以上、本発明の一実施例を説明したが、上記実施例は
本発明を限定するものではない。
本発明を限定するものではない。
例えば、上記実施例においては、リフローを行うこと
により第２の層間絶縁膜６の表面の平坦化を行っている
が、例えば、第２の層間絶縁膜６上に表面平坦化用の膜
として例えばレジストを塗布し、このレジスト及び第２
の層間絶縁膜６を例えばRIE法により基板表面に対して
垂直方向にエッチバックすることによりこの第２の層間
絶縁膜６の表面を平坦化することも可能である。
により第２の層間絶縁膜６の表面の平坦化を行っている
が、例えば、第２の層間絶縁膜６上に表面平坦化用の膜
として例えばレジストを塗布し、このレジスト及び第２
の層間絶縁膜６を例えばRIE法により基板表面に対して
垂直方向にエッチバックすることによりこの第２の層間
絶縁膜６の表面を平坦化することも可能である。
また、第３図に示すように、第１の層間絶縁膜５上
に、第２の層間絶縁膜６のエッチング時にエッチング耐
性のある膜、即ち、エッチングストッパー膜10を形成す
ることができる。そして、このエッチングストッパー膜
10上に第２の層間絶縁膜６を形成するようにすることに
よって、第２の層間絶縁膜６に開口6aを形成するための
エッチング時、エッチングストッパー膜10が露出した時
点でエッチングを自動的にストップさせることができ、
従って、第１の層間絶縁膜５がエッチングされるのを防
止することができる。このため、第２の層間絶縁膜６と
して第１の層間絶縁膜５に対して選択エッチング可能な
ものを必ずしも用いる必要がなくなり、第２の層間絶縁
膜６の材料の選択の自由度が増す。その結果、例えば第
１の層間絶縁膜５と第２の層絶縁膜６と同一材料の膜で
形成することも可能となる。その後、第２図Ｃの工程で
述べたように、開口6aの内部におけるエッチングストッ
パー膜10、第１の層間絶縁膜５及びゲート酸化膜２の所
定部分をエッチング除去して、コンタクトホールＣを形
成する。そして、上述した工程と同様の工程を経ること
により、MOSダイナミックRAMを完成させる。エッチング
ストッパー膜10としては、例えば膜厚が50〜100Å程度
の窒化シリコン膜を用いることが可能である。このよう
に、ワード線WL上の上層を覆うように第１の層間絶縁膜
５上にエッチングストッパー膜10を形成することによ
り、第２の層間絶縁膜６を除去して開口6aを形成する際
に、第１の層間絶縁膜５を確実に保護してワード線WLが
露出することを抑止することができる。
に、第２の層間絶縁膜６のエッチング時にエッチング耐
性のある膜、即ち、エッチングストッパー膜10を形成す
ることができる。そして、このエッチングストッパー膜
10上に第２の層間絶縁膜６を形成するようにすることに
よって、第２の層間絶縁膜６に開口6aを形成するための
エッチング時、エッチングストッパー膜10が露出した時
点でエッチングを自動的にストップさせることができ、
従って、第１の層間絶縁膜５がエッチングされるのを防
止することができる。このため、第２の層間絶縁膜６と
して第１の層間絶縁膜５に対して選択エッチング可能な
ものを必ずしも用いる必要がなくなり、第２の層間絶縁
膜６の材料の選択の自由度が増す。その結果、例えば第
１の層間絶縁膜５と第２の層絶縁膜６と同一材料の膜で
形成することも可能となる。その後、第２図Ｃの工程で
述べたように、開口6aの内部におけるエッチングストッ
パー膜10、第１の層間絶縁膜５及びゲート酸化膜２の所
定部分をエッチング除去して、コンタクトホールＣを形
成する。そして、上述した工程と同様の工程を経ること
により、MOSダイナミックRAMを完成させる。エッチング
ストッパー膜10としては、例えば膜厚が50〜100Å程度
の窒化シリコン膜を用いることが可能である。このよう
に、ワード線WL上の上層を覆うように第１の層間絶縁膜
５上にエッチングストッパー膜10を形成することによ
り、第２の層間絶縁膜６を除去して開口6aを形成する際
に、第１の層間絶縁膜５を確実に保護してワード線WLが
露出することを抑止することができる。
本発明は、以上説明したように構成したので、下部電
極を形成するためのエッチングをRIE法により行って
も、隣接するメモリセルの下部電極同士のショートを防
止することができる。また、ソフトエラーが発生し難く
なる。更に、ゲート電極の上層をエッチングストッパー
膜によって完全に覆うことができるため、ゲート電極を
覆う第１の層間絶縁膜が、その後のエッチング工程によ
って除去されることを抑止することができ、ゲート電極
を確実に絶縁することができる。
極を形成するためのエッチングをRIE法により行って
も、隣接するメモリセルの下部電極同士のショートを防
止することができる。また、ソフトエラーが発生し難く
なる。更に、ゲート電極の上層をエッチングストッパー
膜によって完全に覆うことができるため、ゲート電極を
覆う第１の層間絶縁膜が、その後のエッチング工程によ
って除去されることを抑止することができ、ゲート電極
を確実に絶縁することができる。
第１図は本発明の一実施例によるMOSダイナミックRAMを
示す断面図、第２図Ａ〜第２図Ｃは第１図に示すMOSダ
イナミックRAMの製造方法を工程順に示す断面図、第３
図は本発明の変形例を示す断面図、第４図は従来のMOS
ダイナミックRAMを示す断面図である。 なお、図面に用いた符号において、 １……シリコン基板 ３……ソース領域 ４……ドレイン領域 ５……第１の層間絶縁膜 ６……第２の層間絶縁膜 ７……下部電極 ８……誘電体膜 ９……上部電極 WL……ワード線 Ｃ……コンタクトホール である。
示す断面図、第２図Ａ〜第２図Ｃは第１図に示すMOSダ
イナミックRAMの製造方法を工程順に示す断面図、第３
図は本発明の変形例を示す断面図、第４図は従来のMOS
ダイナミックRAMを示す断面図である。 なお、図面に用いた符号において、 １……シリコン基板 ３……ソース領域 ４……ドレイン領域 ５……第１の層間絶縁膜 ６……第２の層間絶縁膜 ７……下部電極 ８……誘電体膜 ９……上部電極 WL……ワード線 Ｃ……コンタクトホール である。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822
Claims (3)
- 【請求項１】１個のMOSトランジスタと１個のスタック
トキャパシタとにより構成されるメモリセルを有するMO
S型半導体装置において、 上記MOSトランジスタのゲート電極と上記スタックトキ
ャパシタの下部電極との間の層間絶縁膜が、少なくと
も、上記ゲート電極を覆うように形成された第１の層間
絶縁膜と、上記ゲート電極の上層を含む上記第１の層間
絶縁膜上に形成されたエッチングストッパー膜と、上記
エッチングストッパー膜上に形成された、表面が平坦な
第２の層間絶縁膜とからなり、 上記第２の層間絶縁膜のうちの上記下部電極に対応する
部分に上記下部電極よりも寸法が小さい開口が形成さ
れ、 上記下部電極の端部が上記開口の周辺部の上記第２の層
間絶縁膜上に延在していることを特徴とするMOS型半導
体装置。 - 【請求項２】上記エッチングストッパー膜は絶縁膜から
なることを特徴とする請求項１に記載のMOS型半導体装
置。 - 【請求項３】上記エッチングストッパー膜は窒化シリコ
ン膜であることを特徴とする請求項１に記載のMOS型半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332082A JP2807923B2 (ja) | 1990-11-29 | 1990-11-29 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332082A JP2807923B2 (ja) | 1990-11-29 | 1990-11-29 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04199676A JPH04199676A (ja) | 1992-07-20 |
| JP2807923B2 true JP2807923B2 (ja) | 1998-10-08 |
Family
ID=18250949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2332082A Expired - Fee Related JP2807923B2 (ja) | 1990-11-29 | 1990-11-29 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2807923B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2508300B2 (ja) * | 1988-12-08 | 1996-06-19 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JPH04162565A (ja) * | 1990-10-25 | 1992-06-08 | Nec Corp | 半導体装置 |
-
1990
- 1990-11-29 JP JP2332082A patent/JP2807923B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04199676A (ja) | 1992-07-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |