JPH04199677A - Ｍｏｓ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ型半導体装置の製造方法に関し、特に、
ＭＯＳダイナミックＲＡＭの製造に適用して好適なもの
である。

〔従来の技術〕

スタックトキャパシタセル（ｓｔａｃｋｅｄ　ｃａｐａ
ｃｉｔ。

ｒｃｅｌｌ）を用いた従来のＭＯＳダイナミックＲＡＭ
の一例を第４図に示す。この従来のＭＯＳダイナミック
ＲＡＭの製造方法を説明すると次の通りである。

即ち、まず、第４図に示すように、予め素子分離が行わ
れた例えばｐ型のシリコン基板１０１上にゲート酸化膜
１０２を介してワード線ＷＬ’を形成する。次に、この
ワード線ＷＬ’をマスクとして例えばヒ素のようなｎ型
不純物をシリコン基板！０１中に高濃度にイオン注入し
た後、注入不純物の拡散及び電気的活性化のための熱処
理を行うことにより、ワード線ＷＬ’に対して自己整合
的にｎ＋型のソース領域１０３及びトルイン領域１０４
を形成する。ワード線ＷＬ’からなるゲート電極と、こ
れらのソース領域１０３及びドレイン領域１０４とによ
り、アクセストランジスタとしてのｎチャネルＭＯＳト
ランジスタか形成される。

次に、全面に層間絶縁膜１０５を形成した後、この層間
絶縁膜１０５及びゲート酸化膜１０２の所定部分をエツ
チング除去してコンタクトホールＣ′を形成する。次に
、不純物かドープされた多結晶シリコン膜からなる下部
電極（電荷蓄積層）１、０６、誘電体膜１０７及び不純
物がドープされた多結晶シリコン膜からなる上部電極（
セルプレー））１０８を形成してスタックトキャパシタ
を形成する。

ここで、下部電極１０６は、コンタクトホールＣ′を通
じてドレイン領域１０４に接続されている。また、この
下部電極１０６とアクセストランジスタのゲート電極を
構成するワード線ＷＬ’との間の電気的絶縁は層間絶縁
膜１０５により行われる。

〔発明か解決しようとする課題〕

上述の従来のＭＯＳダイナミックＲＡＭの製造方法にお
いては、スタックトキャパシタの下部電極１０６は、多
結晶Ｓｉ膜を全面に形成し、この多結晶シリコン膜に不
純物をドープした後、この多結晶Ｓｉ膜を反応性イオン
エツチング（ＲＩＥ）法により基板表面に対して垂直方
向に異方性エツチングすることにより形成される。とこ
ろが、この多結晶シリコン膜は、ワード線ＷＬ’による
大きな段差が表面に存在する層間絶縁膜１０５上に形成
されているため、この多結晶シリコン膜をＲＩＥ法によ
り異方性エツチングした場合、この段差部でエツチング
残りが生じる。その結果、隣接するメモリセルの下部電
極１０６同士かショートしてしまうという問題があった
。

上述のエツチング残りを防止しようとして、ＲＩＥ法に
よる異方性エツチングを行った後に等方性エツチングを
追加すると、横方向（基板表面に対して平行な方向）の
エツチングにより、下部電極１０６の面積か減少してし
まうため、スタックトキャパシタの蓄Ｎ電荷量が減少し
、ソフトエラーか発生し易くなるという問題かあった。

そこで、本発明は、隣接するメモリセルの下部電極同士
のショートを防止することができるＭＯＳ型半導体装置
の製造方法を提供することを目的とする。

本発明の他の目的は、ソフトエラーが発生し難いＭＯＳ
型半導体装置を製造することができるＭＯＳ型半導体装
置の製造方法を提供することである。

〔課題を解決するための手段〕

上記課題を解決するために、本発明は、１個のＭＯＳト
ランジスタと１個のスタックトキャパシタとにより構成
されるメモリセルを有するＭＯＳ型半導体装置の製造方
法において、上記ＭＯＳトランジスタのゲート電極を形
成した後、上記ゲート電極を覆うように第１の層間絶縁
膜を形成する工程と、上記第１の層間絶縁膜上に、表面
が平坦な第２の層間絶縁膜を形成する工程と、上記第２
の層間絶縁膜のうちのスタックトキャパシタの下部電極
に対応する部分に、上記下部電極よりも寸法か小さい開
口を形成する工程と、上記下部電極を、その端部か上記
開口の周辺部の上記第２の層間絶縁膜上に延在するよう
に形成する工程とを具備する。

〔作用〕

上述のように構成した本発明のＭＯＳ型半導体装置の製
造方法では、表面が平坦な第２の層間絶縁膜上に下部電
極の端部を延在させることにより、この下部電極を形成
するためのエツチングをＲＩＥ法により行ってもエツチ
ング残りが生じ難くなる。従って、これにより、隣接す
るメモリセルの下部電極同士のショートを防止すること
ができる。

また、エツチング残りを防止するために等方性エツチン
グを追加する必要がなくなるので、横方向エツチングに
より下部電極の面積か減少することがなくなる。このた
め、スタックトキャパシタの蓄積電荷量の減少を防止す
ることかできる。更に、下部電極の面積は、第２の層間
絶縁膜の開口の側壁の面積分だけ従来に比べて増加する
ので、スタックトキャパシタの蓄積電荷量を増加させる
ことかできる。これによって、ソフトエラーが発生し難
くなる。

〔実施例〕

以下、本発明の実施例を第１図〜第３図を参照して説明
する。

まず、本発明の一実施例により製造されたＭＯＳダイナ
ミックＲＡＭの構造を第１図を参照して説明する。

同図に示すように、このＭＯＳダイナミックＲＡＭにお
いては、例えばｐ型のシリコン基板Ｉの表面に例えば二
酸化シリコン膜のようなフィールド酸化膜（図示せず）
が形成され、これによって素子分離が行われている。こ
のフィールド酸化膜で囲まれた活性領域の表面には、例
えば膜厚が１００〜３００人程度の二酸形成リコン膜の
ようなゲート酸化膜２が形成されている。

ＷＬはワード線を示す。このワード線ＷＬは、例えばリ
ンやヒ素のような不純物か例えば１０’９〜１０２１／
ｃａｒ程度の濃度にドープされた例えば膜厚カ月５００
〜５０００形成度の多結晶シリコン膜や、この不純物か
ドープされた多結晶シリコン膜上に例えばタングステン
シリサイド膜のような高融点金属シリサイド膜を重ねた
ポリサイド膜などにより形成される。

シリコン基板１中には、ワード線ＷＬに対して自己整合
的に例えばｎ゛型のソース領域３及びドレイン領域４が
形成されている。これらのソース領域３及びドレイン領
域４の表面濃度は、例えば１０　”　〜１０　”／ａｌ
程度である。ワード線ＷＬからなるゲート電極とこれら
のソース領域３及びドレイン領域４とにより、アクセス
トランジスタとしてのｎチャネルＭＯＳトランジスタか
形成されている。

図中、５は第１の層間絶縁膜を示す。この第１の層間絶
縁膜５としては、例えば膜厚か１０００〜２０００人程
度の二酸化シ形成ン膜を用いることかできる。

この第１の層間絶縁膜５上には、表面が平坦な第２の層
間絶縁膜６が形成されている。この第２の層間絶縁膜６
としては、例えば、第１の層間絶縁膜５に対して選択エ
ツチング可能でしかもリフローを行わせることが可能な
ものか用いられる。

具体的には、この第２の層間絶縁膜６としては、例えば
膜厚カ月０００〜５０００形成度のリン又はホウ素かド
ープされた二酸化シリコン膜（リンシリケートガラス膜
、ホウ素シリケートガラス膜、ホウ素リンシリケートガ
ラス膜など）を用いることができる。ここで、リンがド
ープされた二酸化シリコン膜中のリン濃度はＢ２０．濃
度に換算して例えば５〜１６重量％、ホウ素がドープさ
れた二酸化シリコン膜中のホウ素濃度はＢ２０．濃度に
換算して例えば５〜１５重量％程度である。ここで、こ
の第２の層間絶縁膜６には、後述の下部電極７に対応す
る部分に、この下部電極７よりも寸法か小さく、従って
面積が小さい開口６ａか形成されている。

図中、７はスタックトキャパシタの下部電極（電荷蓄積
層）を示す。この下部電極７は、例えばリンやヒ素のよ
うな不純物か１０’″〜１０”／ｄ程度の濃度にドープ
された例えば膜厚が５００〜３０００人程度の多結晶形
成コン膜により形成される。ここて、この下部電極７は
、ゲート酸化膜２及び第１の層間絶縁膜５に形成された
コンタクトホールＣを通じてアクセストランジスタのド
レイン領域４に接続されている。また、この下部電極７
は、第２の層間絶縁膜６の開口６ａの内部における第１
の層間絶縁膜５の表面と、この開口６ａの側壁と、この
開口６ａの周辺部の第２の層間絶縁膜６の平坦な表面と
に沿って形成されており、その端部はこの第２の層間絶
縁膜６上に延在している。

図中、８はスタックトキャパシタの誘電体膜を示す。こ
の誘電体膜８としては、例えば、膜厚が５〜２０人程度
形成酸化シリコン膜と、膜厚が５０〜１００人程度の形
成シリコン膜と、膜厚か５〜２０人程度形成酸化シリコ
ン膜との三層膜（ＯＮＯ膜）を用いることかできる。更
に、９はスタックトキャパシタの上部電極（セルプレー
ト）を示す。この上部電極９は、例えばリンやヒ素のよ
うな不純物か１０２０〜１０”／ａ１程度の濃度にドー
プされた例えば膜厚か１０００〜３０００人程度の多結
晶シ形成ン膜により形成される。そして、この上部電極
９と誘電体膜８と下部電極７とにより、スタックトキャ
パシタが形成されている。

次に、この実施例によるＭＯＳダイナミックＲＡＭの製
造方法を第２図Ａ〜第２図Ｃを参照して説明する。

まず、第２図Ａに示すように、シリコン基板１の表面に
例えばＬＯＣＯ３法によりフィールド酸化膜（図示せず
）を形成して素子分離を行った後、このフィールド酸化
膜で囲まれた活性領域の表面に熱酸化法によりゲート酸
化膜２を形成する。

次に、例えばＣＶＤ法により全面に一層目の多結晶シリ
コン膜を形成し、この多結晶シリコン膜にリンやヒ素や
ホウ素のような不純物をイオン注入法や熱拡散法により
ドープして低抵抗化した後、この多結晶シリコン膜をエ
ツチングによりパターニングしてワード線ＷＬを形成す
る。なお、このワード線ＷＬをポリサイド膜により形成
する場合には、上述の不純物がドープされた多結晶シリ
コン膜上にスパッタ法やＣＶＤ法により例えばタングス
テンシリサイド膜のような高融点金属シリサイド膜を形
成した後に、これらの高融点金属シリサイド膜及び多結
晶シリコン膜をバターニングする。

次に、このワード線ＷＬをマスクとしてシリコン基板１
中に例えばヒ素のようなｎ型不純物を高濃度にイオン注
入した後、注入不純物の拡散及び電気的活性化のための
熱処理を行う。これによって、例えばｎ＋型のソース領
域３及びドレイン領域４かワード線ＷＬに対して自己整
合的に形成される。

次に、例えばＣＶＤ法により全面に第１の層間絶縁膜５
及び第２の層間絶縁膜６を順次形成する。

この後、例えば８００〜１０００°Ｃ程度の熱処理を行
うことにより第２の層間絶縁膜６のリフローを行い、こ
れによって第２の層間絶縁膜６の表面を平坦化する。こ
の時、第１の層間絶縁膜５は不純物かドープされていな
いため、リフローは起キず、第２の層間絶縁膜６の表面
のみ平坦化される。

次に、表面か平坦化された第２の層間絶縁膜６上に、開
口６ａに対応する部分が開口した所定形状のレジストパ
ターン（図示せず）をリソグラフィーにより形成した後
、このレジストパターンをマスクとして第２の層間絶縁
膜６をエツチングする。この後、レジストパターンを除
去する。これにより、第２図Ｂに示すように、第２の層
間絶縁膜６に開口６ａが形成される。この場合、不純物
がドープされていない第１の層間絶縁膜５と不純物がド
ープされた第２の層間絶縁膜６とはエツチング速度が異
なり、第２の層間絶縁膜６に比べて第１の層間絶縁膜５
の方かエツチング速度が小さいので、このことを利用し
て第１の層間絶縁膜５が露出した時点でエツチングをス
トップさせることかできる。

次に、開口６ａの内部における第１の層間絶縁膜５及び
ゲート酸化膜２の所定部分をエツチング除去して、第２
図Ｃに示すように、コンタクトホールＣを形成する。

次に、例えばＣＶＤ法により全面に二層目の多結晶シリ
コン膜を形成した後、この多結晶シリコン膜にリンやヒ
素のような不純物を例えばドーズ量１０１４〜１０１６
／ｃｒ！程度、エネルギー６０〜２００ＫｅＶの条件て
イオン注入する。この後、例えば窒素雰囲気中において
例えば８００〜＋０００°Ｃで３０〜６０分程度熱処理
を行う。これにより、この多結晶シリコン膜の全体に注
入不純物が拡散されて低抵抗化される。なお、この多結
晶シリコン膜への不純物ドープは、熱拡散法により行う
ことも可能である。

次に、この熱処理の際に多結晶シリコン膜の表面に形成
された酸化膜を例えばフッ化水素系のエツチング液によ
りエツチング除去した後、この多結晶シリコン膜を例え
ばＲＩＥ法により基板表面に対して垂直な方向に異方性
エツチングする。これにより、第１図に示すように、ス
タックトキャパシタの下部電極７か形成される。この場
合、この下部電極７の端部は表面が平坦な第２の層間絶
縁膜６上に延在しているので、この下部電極７を形成す
るためのエツチングをＲＩＥ法により行っても、エツチ
ング残りか生じることはない。

次に、この下部電極７上に誘電体膜８を形成する。この
誘電体膜８として例えばＯＮＯ膜を用いる場合、下層の
二酸化シリコン膜としては、下部電極７を構成する多結
晶シリコン膜の表面に形成された自然酸化膜又はこの多
結晶シリコン膜を熱酸化することにより形成された二酸
化シリコン膜を用いる。また、窒化シリコン膜はＣＶＤ
法により形成する。更に、上層の二酸化シリコン膜は、
この窒化シリコン膜を酸素雰囲気又は水蒸気雰囲気中に
おいて例えば８００〜９５０°Ｃで３０〜６０分゛程度
熱処理することにより形成する。

次に、例えばＣＶＤ法により全面に三層目の多結晶シリ
コン膜を形成した後、この多結晶シリコン膜にリンやヒ
素のような不純物を例えばドーズ量１０′４〜１０′６
／ｃｆＩｒ程度、エネルギー６０〜２００ＫｅＶの条件
てイオン注入する。この後、例えば窒素雰囲気中におい
て例えば８００〜１０００°Ｃで３０〜６０分程度熱処
理を行う。これにより、この多結晶シリコン膜の全体に
注入不純物か拡散されて低抵抗化される。なお、この多
結晶シリコン膜への不純物ドープは、熱拡散法により行
うことも可能である。

次に、この熱処理の際に多結晶シリコン膜の表面に形成
された酸化膜を例えばフッ化水素系のエツチング液によ
りエツチング除去した後、この多結晶シリコン膜をエツ
チングによりバターニングしてスタックトキャパシタの
上部電極９を形成する。

この後、ＣＶＤ法による層間絶縁膜の形成、コンタクト
ホールの形成、スパッタ法などによる例えば膜厚５００
０〜１００００人程度のアルミニウ形成のような金属膜
の形成、この金属膜のバターニングによるビット線の形
成などを行った後、例えばプラズマＣＶＤ法により例え
ば窒化シリコン膜のようなパッシベーション膜を形成し
、目的とするＭＯＳダイナミックＲＡＭを完成させる。

以上のように、この実施例によれば、スタックトキャパ
シタの下部電極７の端部が、表面が平坦な第２の層間絶
縁膜６上に延在しているので、この下部電極７を形成す
るためのエツチングをＲＩＥ法により行ってもエツチン
グ残りか生じることがなく、従って、隣接するメモリセ
ルの下部電極９同士のショートを防止することかできる
。

また、ＲＩＥ法による異方性エツチング後に等方性エツ
チングを追加する必要かな（なるので、横方向エツチン
グによる下部電極７の面積の減少を防止することができ
る。更に、下部電極７の面積は、第２の層間絶縁膜６の
開口６ａの側壁の面積分だけ従来に比べて増加するので
、スタックトキャパシタの蓄積電荷量を増加させること
ができ、これにより、ソフトエラーが発生し難く、信頼
性の高いＭＯＳダイナミックＲＡＭを実現することがで
きる。

以上、本発明の一実施例を説明したか、上記実施例は本
発明を限定するものではない。

例えば、上記実施例においては、リフローを行うことに
より第２の層間絶縁膜６の表面の平坦化を行ったが、例
えば、第２の層間絶縁膜６上に表面平坦化用の膜として
例えばレジストを塗布し、このレジスト及び第２の層間
絶縁膜６を例えばＲＩＥ法により基板表面に対して垂直
方向にエッチバックすることによりこの第２の層間絶縁
膜６の表面を平坦化することも可能である。

また、第３図に示すように、第１の層間絶縁膜５上に、
第２の層間絶縁膜６のエツチング時にエツチング耐性の
ある膜、即ち、エツチングストッパー膜１０を形成する
ことかできる。そして、このエツチングストッパー膜Ｉ
Ｏ上に第２の層間絶縁膜６を形成することによって、第
２の層間絶縁膜６に開口６ａを形成するためのエツチン
グ時、エツチングストッパー膜１０が露出した時点でエ
ツチングを自動的にストップさせることかでき、従って
、第１の層間絶縁膜５かエツチングされるのを防止する
ことができる。このため、第２の層間絶縁膜６として第
１の層間絶縁膜５に対して選択エツチング可能なものを
必ずしも用いる必要かなくなり、第２の層間絶縁膜６の
材料の選択の自由度が増す。その結果、例えば第１の層
間絶縁膜５と第２の層間絶縁膜６とを同一材料の膜で形
成することも可能となる。エツチングストッパー膜１０
としては、例えば膜厚か５０〜１００人程度の窒形成リ
コン膜を用いることか可能である。

〔発明の効果〕

本発明は、以上説明したように構成したのて、下部電極
を形成するためのエツチングをＲＩＥ法により行っても
、隣接するメモリセルの下部電極同士のショートを防止
することができる。また、ソフトエラーか発生し難いＭ
ＯＳ型半導体装置を製造することができる。

【図面の簡単な説明】

第１図は本発明の一実施例により製造されたＭＯＳダイ
ナミックＲＡＭを示す断面図、第２図Ａ〜第２図Ｃは本
発明の一実施例によるＭＯＳダイナミックＲＡＭの製造
方法を工程順に示す断面図、第３図は本発明の変形例を
示す断面図、第４図は従来のＭＯＳダイナミックＲＡＭ
を示す断面図である。 なお、図面に用いた符号において、 １・・・シリコン基板 ３・・・ソース領域 ４・・・ドレイン領域 ５・・・第１の層間絶縁膜 ６・・・第２の層間絶縁膜 ７・・・下部電極 ８・・・誘電体膜 ９・・・上部電極 ＷＬ・・・ワード線 Ｃ・・・コンタクトホール である。

Claims (2)

【特許請求の範囲】
1. （１）１個のＭＯＳトランジスタと１個のスタックトキ
   ャパシタとにより構成されるメモリセルを有するＭＯＳ
   型半導体装置の製造方法において、上記ＭＯＳトランジ
   スタのゲート電極を形成した後、上記ゲート電極を覆う
   ように第１の層間絶縁膜を形成する工程と、 上記第１の層間絶縁膜上に、表面が平坦な第２の層間絶
   縁膜を形成する工程と、 上記第２の層間絶縁膜のうちのスタックトキャパシタの
   下部電極に対応する部分に、上記下部電極よりも寸法が
   小さい開口を形成する工程と、上記下部電極を、その端
   部が上記開口の周辺部の上記第２の層間絶縁膜上に延在
   するように形成する工程とを具備することを特徴とする
   ＭＯＳ型半導体装置の製造方法。
2. （２）上記第１の層間絶縁膜上に、上記第２の層間絶縁
   膜のエッチング時にエッチング耐性のあるエッチングス
   トッパー膜を形成し、上記エッチングストッパー膜上に
   上記第２の層間絶縁膜を形成することを特徴とする請求
   項１記載のＭＯＳ型半導体装置の製造方法。