KR940007070B1 - 반도체 장치의 평탄화 방법 및 반도체 장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 장치의 평탄화 방법 및 반도체 장치
제la도는 일반적인 DRAM 셀의 레이아웃도.
제1b도는 DRAM 셀 주변회로 영역의 레이아웃도.
제2도(a),(b)는 각각 제1a도의 A-A'선 단면도 및 제1b도의 C-C'선 단면도.
제3도(a),(b)는 각각 이 발명에 의한 제1도 A-A'선 단면도 및 B-B'선 단면도.
제4도(a),(b)는 제1b도의 C-C'선의 단면도로서 이 발명의 반도체 장치의 평탄화 공정도이다.
이 발명은 반도체 장치의 평탄화 방법 및 그에 의해 얻어지는 반도체 장치에 관한 것으로서, 특히 보론-인이 도핑된 실리콘 산화막(이하, BPSG; Borophosphosilica glass) 등과 같은 열 유동성 절연막으로 일차 평탄화시킨뒤, 도전체 패턴을 형성하고 이 도전체 패턴을 열산화막으로 캡핑(caping)시키는 대신 열 유동성이 좋은 BPSG 등으로 직접 이차 평탄화시키는 반도체 장치의 평탄화 방법 및 그에 의해 얻어지는 반도체 장치에 관한 것이다.
종래의 집적도가 낮은 DRAM(dynamic random access memory)의 일예가 A. Tomozawa 등에 허여된 미국특허 제4,782,037호에 개시되어 있다. 상기한 종래의 DRAM은 다음과 같은 공정으로 제조된다.
(A) 제1도 전형의 반도체 기판 위에 다결정 실리콘층과 상기 다결정 실리콘층 위에 형성되며 내화성 급속의 실리사이드를 함유하는 층으로 이루어진 게이트 전극을 형성하는 단계; (B) 상기 게이트 전극의 양측의 반도체 기판에 소오스 또는 드레인 영역을 이루는 제2도전형의 반도체영역을 형성하는 단계; (C) CVD법에 의해 상기 게이트 전극과 상기 반도체 영역을 덮는 초기 두께의 제1절연막을 형성하는 단계; (D) 상기 제1절연막 위에 제2절연막을 형성하는 단계: (E) 상기 제1절연막은 상기 제2절연막의 가열후에 glass flow 되지 않은 제1절연막의 두께가 적어도 600Å인 초기 두께를 갖도록, 상기 제 2 절연막의 glass flow를 유발하도록 제2절연막을 가열하는 단계 및 (F) 제2절연막 위에 알루미늄 막으로 이루어진 도전층을 형성하는 단계로 구성되어, 이에 의해 내화금속의 실리사이드를 함유하는 층이 다결정 실리콘층으로부터 피일링(peeIing)하는 현상을 근본적으로 방지하도록 한 것이다.
그러나 이러한 기술은 1M bit 이하의 저집적도를 갖는 DRAM의 경우에 적용 가능하며, lM bit 이상의 DRAM에서는 소자의 high density 경향에 따라 소자의 수직 단차구조가 나빠지고, 따라서 종래의 1회의 평탄화 공정으로는 후속의 metal line patterning 작업이 어려워짐에 따라 multi 평탄화 공정 도입이 불가피하게 되었다.
첨부된 도면을 참고하여 multi 평탄화 공정을 상세히 설명한다.
제1a도는 일반적인 셀의 레이아웃도이고, 제1b도는 DRAM 셀 주변회로 영역의 레이아웃도이며, 제2도(a)는 제l도의 A-A'선 단면도, 2(b)도는 제1b도의 C-C'선 단면도이다.
제2도의 멀티 평탄화 방법은 본 발명자들에 의해 개발되었으나 하기한 바와 같은 문제점을 갖는 미공개된 기술이다.
제2a 및 2b도를 참고하여 기술한다. 기판(S)상에 필드산화막(21)과 캐패시터 전극(23)을 형성한 뒤 모스 트랜지스터를 형성하는 N+ 불순물 영역(22)을 형성하고, CVD 방법에 의해 유동성이 없는 CVD 절연막(24)을 형성하며, 기판전면에 l3PSG(25)를 형성하여 일차 평탄화시킨다. 이어 다시 불순물 영역(22)와 접촉되도록 폴리사이드(polyside) 패턴으로 도전체층(26)을 형성하고, CVD 방법에 의해 CVD 산화막(27)을 형성하고, 어닐링하며, 그 위에 다시 BPSG(28)를 형성하였다.
이와 같이 두 층의 BPSG로 이차 평탄화시킨뒤, 콘택홀(H)을 형성하고, 금속막(29)을 최종적으로 형성하였다.
위의 공정에서 CVD 방법에 의한 산화막(27)을 형성한 뒤 어닐링하게 되면 폴리사이트막의 리프팅(lifting) 현상을 방지하고, 동시에 도전체층(26)에 의해 저항을 감소시키며, 또한 콘택저항을 감소시킨다.
위와 같은 고온 또는 저온 산화막과 같은 비유동성 CVD 절연막(27)을 형성함으로써 공정단계가 증가하고, BPSG(25),(28)로 평탄화시킨 뒤 콘택홀(H)을 형성하면 고온 산화막(24),(27)과 BPSG(25),(28) 사이의 에칭률의 차이로 인하여 제2도(b)의 A와 같이 콘택홀(H)의 측벽에서 단차가 발생하여, 그 부근에서 금속막(29)이 파괴되는 문제점이 있었다.
다시 말하면, 제1 BPSG와 제2 BPSG의 층 사이에는 이들과 식각률이 다른 열산화막(27)이 형성되어 도전체층(26)을 갭핑할 경우, 콘택홀의 형성 후 금속막 형성 전에 콘택홀의 안정적인 전기적 특성을 얻기 위해 콘택홀 바닥에 생긴 수십 Å 정도의 자연 실리콘 산화막을 제거하기 위해 습식화학식각처리를 하게 되는데, 이때 열산화막(27)과 제2 BPSG(28) 사이의 에칭률의 차이로 콘택홀의 측벽에 돌출부가 생기고, 그 위에 금속막을 형성하게 되면 그 돌출부위에 의해 금속막이 파괴되는 것이다.
더욱이 이러한 multi 평탄화 공정에는 비유동성막인 CVD 절연막(27)이 필히 형성되어야 하기 때문에 필연적으로 공정단계가 증가하게 된다. 즉, CVD 절연막(27)으로 도전체층(26)을 갭핑하지 않는 경우 실리사이드막이 산화되어 실리사이드막이 리프딩되어 단선이 발생될 수 있다.
따라서 열 flow에 의한 multi 평탄화 공정에 있어서 상기한 문제들을 극복하기 위해 유동성 평탄화 절연층 사이의 비유동성 층간 절연막을 사용하지 않는 다층 평탄화 공정이 요망된다.
이 발명의 목적은 도체 패턴 상에 BPSG를 직접 캡핑하여 평탄화를 행함으로써 콘택홀의 축벽에서의 돌출부의 발생을 억제시켜 콘택홀에 금속막을 형성할 때 돌출부의 존재로 인한 금속막의 파괴를 방지하고, 동시에 열산화막 캡핑 공정을 생략하여 공정수를 줄일 수 있는 반도체 장치의 평탄화 방법을 제공하는 것이다.
또한 위와 같은 반도체 장치를 얻기 위해 이 발명은 필드 산화막이 형성된 실리콘 기판상에 캐패시터와 억세스 트랜지스터를 형성하는 공정, 상기 기간 전면에 층간 절연막을 형성하는 공정, 상기 층간 절연막 위에 제1평탄화용 물질을 도포한 다음 리플로우시켜 일차 평탄화시키는 공정, 상기 제1평탄층 위에 CVD법에 의해 제 1도전체 패턴을 형성하는 공정, 상기 제1도전체 패턴 위에 제2평탄화용 물질을 도포한 다음 N2개스 어닐링에 의해 리플로우시켜 이차 평탄화시키는 공정, 및 콘택홀을 형성하고 금속막을 형성하는 공정을 포함하는 반도체 장치의 평탄화 방법을 제공한다.
이와 같은 목적을 위해 이 발명은 제1도전형 반도체 기판과, 이 기판상에 필드 산화막으로 분리된 소자영역과, 이 소자영역 상에 선택적으로 설치되는 능동소자들로 구성된 반도체 장치에 있어서, 상기 능동소자와의 접속을 위한 도전체 패턴이 비유동성 절연막에 의해 캡핑되지 않고 두층의 평탄화 물질 사이에 개재된 구조로 된 반도체 장치를 제공한다.
이하 첨부 도면을 참조하여 이 발명의 실시예를 기술한다.
제3도(a) 및 (b)는 이 발명의 반도체 장치의 단면도로서, 각각 제1도의 A-A'선 단면도 및 B-B'선 단면도이다.
필드산화막(3l)이 형성된 P형 실리콘 기판(S) 상에 셀 캐패시터를 형성한 뒤 억세스 트랜지스터를 형성하고, 억세스 트랜지스터의 게이트 전극(G) 위에 층간 절연막(34)이 적층되고, BPSG로 된 제1평탄화층(35)이 적층되고, 억세스 트랜지스터의 N+ 불순물 영역(32)과 접촉되는 실리사이드막으로 된 제1도전체패턴(36)이 제1평탄층(35) 위에 적층 형성되었다. 이 제1도전체 패턴(36)은 버트선으로 사용된다. 이 도전체 패턴(36) 위에 제2평탄화층(38)인 BPSG가 적층되고, 그 위쪽에 금속막(39)이 형성된 구조이다.
제3도(b)는 제1도의 B-B'선 단면도로서 제3도(a)의 기술과 동일하나, 이 3(b)도에서는 제1 및 제2평탄층(35),(38)가 다른 층에 개재됨이 없이 접촉되어 있음이 나타난다.
제4도는 제1b도 C-C'선 단면도로서 이 발명의 DRAM 셀의 평탄화 방법을 보이는 공정도이다.
먼저 P형 기판(S) 위에 필드 산화막(31)을 형성한 뒤, 캐패시터나 모스 트랜지스터 등의 소자를 형성한다. 곧 이 도면에는 도시되지 않은 캐패시터 전극(33)을 형성하고, 그 다음 게이트 산화막(GO) 및 게이트전극(G)를 형성한다. 이어 N형 불순물을 이온 주입하여 N+ 불순물 영역(32)을 형성한다. 그후 후속 공정에서 형성되는 BPSG 평탄화층의 glass flow에 의한 peeling을 막기 위하여 CVD 법에 의해 층간 절연막(34)을 형성한다(제4도의 (a)).
이어 적층공정을 용이하게 하기 위하여 제1평탄층(35)을 형성하고, 리플로우를 실시하여 일차 평탄화를 행한다(제4도 (b)). 여기서 제1평탄층(35)은 보론-인이 도핑된 실리콘 산화막(BPSG) 또는 인이 도핑된 실리콘 산화막(PSG) 중 하나가 될 수 있다.
그후 제1평탄층(35) 위에 CVD 방법으로 제1도전층을 형성한 뒤 사진식각공정을 행하여 비트선으로 사용되는 제1도전체 패턴(36)을 형성한다(제4c도). 이 도전체 패턴(36)은 예를 들면, 다결정 실리콘막과 그위에 형성되는 실리사이드막으로 이루어진 폴리사이막이다. 이 실리사이드막은 몰리브덴, 텅스텐, 탄탈륨 또는 티타늄가 같은 저저항의 내화성 금속으로 될 수 있다. 또한 실리사이드막은 내화성 금속과 실리콘의 조성물로 이루어질 수도 있다. 이 내화성 금속은 DRAM 제조공정의 열처리를 견딜 수 있다.
그후 제1도전체 패턴(36)이 형성된 제l평탄층(35) 귀에, 기판전면에 걸쳐 제2평탄층(38)을 형성한 후, N2가스 열처리(annea1ing)하여 이차 평탄화를 실시한다(제4도의 (d)). 이러한 어닐링은 제1도전체 패턴(36)의 저항을 낮추기 위해 제1도전체 패턴(36)의 형성후 N2가스 어닐링을 추가로 더 행하는 방법과 제2평탄층(38)을 형성한 후 제1도전체 패턴(36)과 제2평탄층(38)의 N2가스 어닐링을 동시에 행하는 방법이 있으며 동시에 행하는 방법이 공정수를 줄일수 있기 때문에 바람직하다. 여기서 제2평탄층(38)은 제1평탄층(35)은 제l평탄층(35)와 동일한 재료를 사용한다.
이렇게 형성된 이차 평탄층(38) 위에 감광성 물질을 도포한 뒤 사진 식각하여 콘택홀(H)을 형성하고, 감광성 물질을 제거한다. 이 콘택홀(H)에 금속막(39)을 형성하여 이 발명의 반도체 장치를 얻는다(제4도의e)).
이상과 같은 이 발명에서는 도전체 패턴을 고온 또는 저온의 열산화막으로 캡핑하지 않고, 열 유동성 절연막으로 평탄화시킴으로써 콘택홀 형성후 제1, 제2평탄화층 간의 식각률 차이에서 비롯되는 콘택홀 안쪽측벽의 돌출부위가 생기는 것을 막을 수 있다. 따라서 금속막의 형성시에 층간 단차에 의해 일어나는 금속막의 파괴를 피할 수 있다.
동시에 도전체 패턴 형성 후, 비유동성의 고온 또는 저온 산화막으로 캡핑하지 않고, 직접 열 유동성 절연막으로 평탄화시킴으로써 공정수를 줄일 수 있다.

Claims (6)

  1. 필드 산화막이 형성된 실리콘 기판상에 캐패시터와 억세스 트랜지스터를 형성하는 공정, 상기 기판 전면에 층간 절연막을 형성하는 공정, 상기 층간 절연막 위에 열 유동성을 가진 제1평탄화용 물질을 도포한 다음 리플로우시켜 일차 평탄화시키는 공정, 상기 제1평탄층 위에 CVD 법에 의해 제1도전체 패턴을 형성하는 공정, 상기 제1도전체 패턴 위에 열 유동성을 가진 제2평탄화용 물질을 도포한 다음 N2개스 어닐링에 의해 리플로우시켜 이차 평탄화시키는 공정, 및 콘택홀을 형성하고 금속막을 형성하는 공정을 포함하는 반도체 장치의 평탄화 방법.
  2. 제1항에 있어서, 제1평탄화 물질과 제2평탄화 물질의 식각률이 유사한 것을 특징으로 하는 반도체 장치의 평탄화 방법.
  3. 제3항에 있어서, 상기 평탄화 물질은 보론-인이 도핑된 실리콘 산화막 또는 인이 도핑된 실리콘 산화막중 어느 하나를 사용하는 반도체 장치의 평탄화 방법.
  4. 제1항에 있어서, 제1도전체 패턴을 폴리사이드막 또는 폴리실리콘막중 어느 하나로 형성하는 반도체 장치의 평탄화 방법.
  5. 제1항에 있어서, 상기 제1도전체 패턴을 형성한 후 제1도전체 패턴의 저항을 낮추기 위한 N2gas어닐링 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
  6. 제1도전형 반도체 기판과, 이 기판 상에 필드산화막으로 분리된 소자영역과, 이 소자영역 상에 선택적으로 형성되는 능동소자들로 구성된 반도체 장치에 있어서, 상기 능동소자와의 접속을 위한 도전체 패턴이 비유동성 절연막에 의해 캡핑되지 않고 식각률이 유사한 두층의 열 유동성을 가지는 평탄화 물질 사이에 개재된 구조로 된 반도체 장치.
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