DE4135443A1 - Verfahren zum abflachen von wellungen in halbleiterbauelementen und auf diese weise hergestellte halbleiterbauelemente - Google Patents

Verfahren zum abflachen von wellungen in halbleiterbauelementen und auf diese weise hergestellte halbleiterbauelemente

Info

Publication number
DE4135443A1
DE4135443A1 DE4135443A DE4135443A DE4135443A1 DE 4135443 A1 DE4135443 A1 DE 4135443A1 DE 4135443 A DE4135443 A DE 4135443A DE 4135443 A DE4135443 A DE 4135443A DE 4135443 A1 DE4135443 A1 DE 4135443A1
Authority
DE
Germany
Prior art keywords
layer
flat
coating
guide template
melting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE4135443A
Other languages
English (en)
Inventor
Kyupil Lee
Inho Nam
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE4135443A1 publication Critical patent/DE4135443A1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

Die Erfindung betrifft ein Verfahren zum Abflachen von Wellungen, die während der Herstellung in einem Halbleiterbauelement auftreten und ein durch das Verfahren hergestelltes Halbleiterbauelement. Insbesondere sieht die Erfindung in solch einem Verfahren einen ersten Abflachungsvorgang für Wellungen entsprechend dem Vielschichtaufbau vor, bei dem ein Wärmeleitungsisolierüberzug wie z. B. ein mit Bor und Phosphor dotiertes Bor-Phosphor- Silikatglas angewendet wird, wonach dann eine leitende Schicht ausgebildet wird und einen zweiten Vorgang zum Abflachen der leitenden Schicht mit einem Bor-Phosphor enthaltenden Überzug mit guter Wärmeleitfähigkeit, anstatt die leitende Schicht mit einem thermischen Oxidüberzug zu überziehen.
Aus US-PS 47 82 037 ist ein herkömmlicher dynamischer Speicher mit Direktzugriff DRAM bekannt, der eine niedrige Integrität aufweist. Der dort offenbarte herkömmliche DRAM wird in folgenden Verfahrensschritten hergestellt:
Auf ein Halbleitersubstrat einer ersten Art von Leitfähigkeit wird eine Gate-Elektrode aufgebracht, die aus einer polykristallinen Siliziumschicht besteht und ein Silicid eines hitzebeständigen Metalls wie z. B. Molybdänsilicid (MoSi2) enthält. Es werden Halbleiterbereiche einer zweiten Art von Leitfähigkeit aufgebracht, um Quellen- oder Senkenzonen im Halbleitersubstrat auf wenigstens einer Seite der Gate-Elektrode bereitzustellen. Ein erster Isolierüberzug mit einer Anfangsdicke wird durch chemisches Aufdampfen aufgebracht, wobei die Gate-Elektrode und die Halbleiterelektrode abgedeckt werden. Ein zweiter Isolierüberzug, der über dem ersten aufgebracht wird, wird derartig aufgeheizt, daß ein Glasfluß erzeugt wird. Der erste Isolierüberzug hat eine anfängliche Dicke solcherart, daß nach dem Aufheizen des zweiten Isolierüberzuges die Dicke des ersten Isolierüberzugs nicht dem Glasfluß ausgesetzt wurde und wenigstens 600 A beträgt, wobei ein Ablösen der ein Silicid eines hitzebeständigen Metalls aus einer polykristallinen Siliziumschicht enthaltenden Schicht im wesentlichen vermieden wird. Es wird eine leitende Schicht über dem zweiten Isolierüberzug aufgebracht, die aus einem Aluminiumüberzug besteht.
Die Technologie nach dem Stand der Technik verfolgt dabei das Ziel, ein Ablösen der das hitzebeständige Metall enthaltenden Schicht von dem in die aus einer leitenden Schicht eines Zweischichtaufbaus mit einer ein hitzebeständiges Metall enthaltenden Schicht oder einer Silicidschicht des hitzebeständigen Metalls bestehenden Schaltvorrichtung die integrierten Halbleiter zu vermeiden. Diese Technologie ist lediglich auf einen niedrig integrierten dynamischen Speicher mit Direktzugriff DRAM von weniger als 1 Mbit anwendbar, da der vertikale Stufenaufbau entsprechend dem Bestreben nach hoher Elementendichte beeinträchtigt wird. Da es schwierig ist, Schabloniervorgänge aufeinanderfolgender Metallreihen mit dem herkömmlichen Einfach-Abflachvorgang durchzuführen, ist es unvermeidlich, einen Mehrschritt- Abflachvorgang anzuwenden.
Eine unveröffentlichte frühere Entwicklung des Erfinders der vorliegenden Erfindung sieht einen Mehrfach-Abflachvorgang vor, der in den Fig. 2A und 2B veranschaulicht ist. Der demgemäß ausgebildete Teil der anliegenden Zeichnungen ist Fig. 1A, die eine Draufsicht eines allgemeinen DRAM-Elementes zeigt. Fig. 1B zeigt eine Draufsicht auf einen peripheren Schaltkreis des DRAM Elements, Fig. 2A stellt einen Schritt entlang der Linie A-A′ der Fig. 1A und Fig. 2B eine Schnittansicht entlang der Linie C-C′ der Fig. 1B dar.
Nachdem der Bereich der Oxidüberzüge 21 und der Kondensatorelektroden 23 auf ein Substrat S aufgebracht sind, werden eine Wortleitung WL und eine Gate-Elektrode G aufgebracht. Ein N -Typ-Störstellenbereich 22, der als Metalloxid-Halbleiter- Transistor dient, wird aufgebracht und nicht-wärmeleitende Isolierüberzüge 24 werden dann durch chemisches Aufdampfen (CVD) aufgebracht. Eine Schicht Bor-Phosphorsilikatglas 25 wird auf die gesamte offenliegende Oberfläche aufgebracht, um den ersten Abflachvorgang zu vervollständigen. Danach wird eine aus einer Policide-Schablone hergestellte leitende Schicht 26 derart aufgebracht, daß ein Kontakt mit dem Störstellenbereich 22 hergestellt wird. Ein Oxidüberzug 27 wird dann durch chemisches Aufdampfen aufgebracht und getempert. Anschließend wird eine Bor- Phosphor-Silikatglasschicht 28 aufgebracht, wie in Fig. 2A gezeigt.
Nachdem der zweite Abflachvorgang durch das Aufbringen der Schicht 28 durchgeführt ist und demgemäß der zweischichtige Bor-Phosphorsilikatglas-Aufbau hergestellt ist, wird ein Kontaktloch 4 geschaffen und die Metallüberzüge 29 werden aufgebracht. Wenn der Oxidüberzug 27 getempert wird, wird die leitende Schicht 26 gehindert abzuheben, während gleichzeitig der elektrische Widerstand der leitenden Schicht 26 und der elektrische Widerstand der leitenden Schicht 26 und der elektrische Widerstand in Kontakt mit dem Bereich 22 reduziert werden kann. Die Zahl der Behandlungsschritte ist angestiegen durch das Aufbringen der nicht-wärmeleitenden Isolierschicht 27 durch chemisches Aufdampfen z. B. Hochtemperatur-Oxidüberzüge oder Niedrigtemperatur-Oxidüberzüge. Wenn das Kontaktloch H nach dem Abflachen der durch den Vielschichtaufbau verursachten Wellungen mit den Bor-Phosphorsilikatglasüberzügen 25 und 28 ausgebildet wird, ereignet sich ein Zwischenschritt an den Seitenwänden des Kontaklochs H aufgrund des unterschiedlichen Ätzgrades zwischen den Materialien, aus denen die Hochtemperatur- Oxidüberzüge 24 und 27 bestehen und den Bor-Phosphorsilikatgläsern 25 und 2B. Das Ergebnis dieser Problematik besteht darin, daß die Metallüberzüge 29 unterbrochen werden bzw. Diskontinuitäten aufweisen.
Speziell die Seitenwandstufen treten auf, wenn der thermische Oxidüberzug 27 zwischen den Bor-Phosphorsilikatgläsern 25 und 28 liegt und einen zum Ätzgrad der ersten und zweiten Bor- Phosphorsilikatglasschicht unterschiedlichen Ätzgrad aufweist. Der Überzug 27 überdeckt die leitende Schicht 26. Um einen natürlichen Siliziumoxid-Überzug mit einer Dicke von vielen Angström zu entfernen, ist nasses chemisches Atzen erforderlich. Dieser natürliche Silizium-Überzug tritt auf dem Boden des Kontaktlochs auf und muß entfernt werden, damit stabile elektrische Eigenschaften des Kontaktlochs erhalten werden, bevor der Metallüberzug 29 aufgebracht wird. Die elektrische Kontinuität wird gestört, wenn Teilvorsprünge der aufgebrachten Schichten an den Seitenwänden des Kontaktlochs auftreten, entsprechend den Atzgrad-Unterschieden zwischen dem thermischen Oxidüberzug 27 und dem zweiten Bor-Phosphorsilikatglas 28. Bereiche des Metallüberzugs werden gestört durch unregelmäßige Vorsprünge an den Seitenwänden des Kontaktlochs.
Da in solch einem Mehrfach-Abflachvorgang nicht-wärmeleitende Überzüge wie zum Beispiel die Isolierschicht 27 durch chemisches Aufdampfen aufgebracht werden, steigen die Verfahrensschritte notwendigerweise an. Wird am Beispiel die leitende Schicht 26 schließlich nicht mit dem Isolierüberzug 27 überdeckt, wird der Silicidüberzug oxydiert und abgehoben, wobei elektrisches Abschalten verursacht wird.
Deshalb vermeidet und eleminiert die vorliegende Erfindung beim Mehrfach-Abflachvorgang durch Wärmestrom nicht-wärmeleitende und Zwischenschicht-Isolierüberzüge zwischen wärmeleitenden Abflach-Isolier-Schichten, um das vorgenannte Problem zu lösen.
Erfindungsgemäß wird insbesondere ein Verfahren zur Herstellung eines Halbleiterbauelements vorgeschlagen, das folgende Schritte umfaßt:
  • - Aufbringen eines Kondensators und eines Zugrifftransistors auf ein Siliziumsubstrat, auf dem Bereiche von Oxidüberzügen ausgebildet sind,
  • - Aufbringen von Zwischenschicht-Isolierschichten auf das Substrat,
  • - Aufbringen und Aufschmelzen einer ersten Schicht von Abflachmaterial auf die Zwischenschicht-Isolierschichten, um den ersten Abflachvorgang durch Aufschmelzen der ersten Abflachschicht durchzuführen,
  • - Aufbringen einer ersten Leitschablone durch chemisches Aufdampfen auf die erste abgeflachte Schicht,
  • - Aufbringen und Aufschmelzen einer zweiten Schicht von Abflachmaterial auf die erste leitende Schablone, um den zweiten Abflachvorgang durch Aufschmelzen der ersten leitenden Schablone entsprechend dem Stickstoff-Tempern durchzuführen und Ausbildung eines Kontaktlochs und eines Metallüberzugs, um eine elektrische Verbindung zum Transistor herzustellen.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Halbleiterbauelement vorgesehen mit einem Siliziumsubstrat eines ersten Leitfähigkeitstyps, einem von einem Oxidüberzügebereich getrennten Elementbereich, wobei aktive Elemente selektiv auf dem Elementbereich angeordnet sind, mit Abflachmaterialien eines Zweischicht-Aufbaus, die untereinander einen ähnlichen Ätzgrad aufweisen und eine leitende Schablone, die sich zwischen den Zweischicht-Abflachmaterialen erstreckt um die aktiven Elemente zu kontaktieren.
Diese Merkmale und Vorteile der vorliegenden Erfindung werden anhand der Zeichnungen erläutert.
Fig. 1A stellt eine DRAM-Elementanordnung eines Typs dar, der aufgebaut sein kann wie in Fig. 2A und 2B, ebensogut wie entsprechend der vorliegenden Erfindung, gezeigt in den Fig. 3A, 3B und 4A bis 4E. Fig. 1B zeigt eine DRAM-Elementanordnung eines Bereichs eines peripheren Schaltkreises, Fig. 2A ist eine Schnittdarstellung entlang der Linien A-A′ der Fig. 1A und zeigt einen von den Erfindern vor der vorliegenden Erfindung entwickelten Halbleiteraufbau.
Fig. 2B ist eine Schnittdarstellung entlang der Linien B-B′ der Fig. 1A und zeigt einen von den Erfindern vor der vorliegenden Erfindung entwickelten Halbleiteraufbau.
Fig. 3A ist eine Schnittdarstellung entlang der Linien A-A′ der Fig. 1A und zeigt einen erfindungsgemäßen Halbleiteraufbau.
Fig. 3B ist eine Schnittdarstellung entlang der Linien B-B′ der Fig. 1A und zeigt einen erfindungsgemäßen Halbleiteraufbau.
Fig. 4A, 48, 4C, 4D und 4E sind Schnittdarstellungen entlang der Linie C-C′ der Fig. 1B und zeigen den Herstellungsablauf einschließlich der Abflachvorgänge für Wellungen in einem Halbleiterbauelement nach der Erfindung.
In Bezug auf die Fig. 3A und 3B wird eine bevorzugte Ausführungsform der vorliegenden Erfindung beschrieben. Ein p-Typ Siliziumsubstrat wird ausgewählt, auf dem Oxidüberzugsbereiche 31 aufgebracht werden. Ein Zellkondensator, eine Wortlinie WL und eine Gate-Elektrode G werden auf das Siliziumsubstrat S aufgebracht. Anschließend werden Störstellenbereiche 32 aufgebracht und nachdem Zwischenschicht- Isolierüberzüge 34 auf die Gate-Elektroden G des Zugriff- Transistors aufgedampft sind, werden die ersten Abflachschichten 35, bestehend aus Bor-Phosphorsilikatglas aufgedampft. Hiernach wird eine erste leitende Schablone 36, die aus einem Silicidüberzug mit Kontakten zu einem Störstellenbereich 32 besteht, auf die erste Abflachschicht 35 aufgedampft. Die erste leitende Schablone wird als eine Bit-Linie benutzt. Eine zweite Abflachschicht 38, bestehend aus einem Bor-Phosphorsilikatglas wird auf die leitende Schablone 36 aufgedampft, darauffolgend werden die Metallüberzüge 39 aufgebracht.
Fig. 3B, ähnlich der Fig. 3A, zeigt einen charakteristischen Schnitt entlang der Linie B-B′ der Fig. 1A und zeigt die erste und zweite Abflachschicht 35 und 38 in Kontakt miteinander, ohne jede Zwischen- oder überlappende Schicht zwischen sich, wie bei dem Halbleiteraufbau nach Fig. 2A und 2B. Nur die leitende Schablone 36 liegt, wie aus den Fig. 3A und 3B ersichtlich, zwischen den Schichten 35 und 38, um sich zur Herstellung der elektrischen Leitfähigkeit zu dem Störstellenbereich 32 zu erstrecken.
Die Fig. 4A, 4B, 4C, 4D und 4E zeigen Schnittdarstellungen des Herstellungsablaufs, der die Abflachvorgänge zur Herstellung eines DRAM-Elements gemäß der Erfindung beinhaltet.
Zunächst werden Oxidüberzugsbereiche 31 auf das p-Typ Substrat S aufgebracht, anschließend werden Elemente wie ein Kondensator oder MOS-Transistoren auf das Substrat aufgebracht. Insbesondere Kondensatorelektroden 33 sind vorgesehen (nur in den Fig. 3A und 3B gezeigt) und ein Gate-Oxidüberzug GO sowie Gate-Elektroden G werden danach aufgebracht. Ein N -Typ Störstellenbereich 32 wird anschließend durch Ionen-Implantation von N-Typ Störstellen aufgebracht. Hiernach wird ein Zwischenschicht-Isolierüberzug 34 chemisch aufgedampft um der Ablöseerscheinung, die durch den Glasfluß der aus Bor-Phosphorsilikatglas bestehenden Abflachschichten hervorgerufen wird, wie in Fig. 4A gezeigt, entgegenzuwirken. Um die Aufdampfvorgänge zu erleichtern, wird eine erste Abflachschicht 35 aufgebracht und der erste Abflachvorgang wird durchgeführt, indem die erste Abflachschicht, wie in Fig. 4B gezeigt, aufgeschmolzen wird. Die erste Abflachschicht 35 kann aus einem Siliziumoxidüberzug bestehen, der mit Fremdatomen, ausgewählt aus der Gruppe Bor-Phosphor und Phosphor, dotiert ist (Bor-Phosphorsilikatglas) .
Hiernach wird eine erste leitende Schicht auf die Abflachschicht 35 chemisch aufgedampft und eine erste als Bit-Linie genutzte Leiterschablone 36 wird aufgebracht, indem ein in Fig. 4C gezeigter Photo-Atz-Prozeß durchgeführt wird. Die Leiterschablone ist ein Polycide-Überzug, der aus einem polykristallinen Siliziumüberzug und einem Silicidüberzug, der auf den polykristallinen Siliziumüberzug aufgebracht ist, besteht. Der Silicidüberzug kann aus hitzebeständigen Metallen mit niedrigem elektrischen Widerstand wie zum Beispiel Molybdän, Wolfram, Tantal oder Titan bestehen. Zudem kann der Silicidüberzug aus einem hitzebeständigen Metall und Silizium zusammengesetzt sein. Das hitzebeständige Metall sichert die im Herstellungsprozeß eines DRAM erforderliche Wärmebehandlung.
Nach dem Aufbringen einer zweiten Abflachschicht 38 auf der ersten Abflachschicht 35, auf der sich die erste Leitschablone 36 befindet, wird der zweite Abflachvorgang durchgeführt, indem in Stickstoffatmosphäre getempert wird (Fig. 4D). Bei diesem Temper- Vorgang wird die Methode des N2-Gas-Temperns zusätzlich durchgeführt, um den elektrischen Widerstand der ersten Leitschablone 36 nach dem Aufbringen dieser Leitschablone zu erniedrigen. Eine andere Methode des N2-Gas-Temperns sieht vor, daß die erste Leitschablone 36 gleichzeitig mit der zweiten Abflachschicht 38 getempert wird. Die letztgenannte Tempermethode wird gegenüber der erstgenannten bevorzugt, die die letztere die Zahl der Behandlungsschritte verringert. Die zweite Abflachschicht 38 besteht aus dem selben Material wie die erste Abflachschicht 35.
Nachdem ein lichtempfindliches Material auf die zweite Abflachschicht 38 aufgedampft ist, wird ein Kontaktloch H durch Photoätzen ausgebildet und das lichtempfindliche Material wird danach entfernt. Ein Metallüberzug 39 wird in das Kontaktloch H eingebracht, wodurch ein erfindungsgemäßes Halbleiterbauelement erhalten wird (Fig. 4E).
Erfindungsgemäß wird, anstatt eine Leitschablone mit einem Hoch- oder Niedrigtemperatur Oxidüberzug zu überdecken, das Abflachen mit thermisch leitenden Isolierüberzügen durchgeführt, wodurch dem Entstehen von Teilvorsprüngen an den Seitenwänden eines Kontaktlochs, hervorgerufen durch unterschiedliche Ätzgrade der ersten und der zweiten Schicht, vorgebeugt wird.
Demgemäß wirkt das erfindungsgemäße Verfahren Bruchstellen des Metallüberzugs entgegen, die durch einen stufenartigen Unterschied zwischen den Schichten, während des Ätzens zum Aufbringen des Metallüberzugs, verursacht werden.
Nach dem Aufbringen der Leiterschablone wird gleichzeitig direkt der Abflachvorgang mittels eines thermisch leitenden Isolierüberzugs durchgeführt, ohne die Leitschablone mit einem Hoch- oder Niedrigtemperatur Oxidüberzug abzudecken, wodurch die Anzahl der Behandlungsschritte vermindert wird.
Die vorliegende Erfindung wurde in Verbindung mit einer bevorzugten Ausführungsform beschrieben. Ahnliche Ausführungsformen oder Abwandlungen der beschriebenen Ausführungsform mit der selben Wirkung können ebenfalls angewendet werden. Die Erfindung ist also nicht auf diese einzige Ausführungsform beschränkt, sondern in Breite und Umfang gemäß den Ansprüchen auszulegen.

Claims (8)

1. Verfahren zur Herstellung eines Halbleiterbauelements, das folgende Schritte umfaßt:
  • - Aufbringen eines Kondensator (33) und Zugrifftransistoren auf ein Silizium-Substrat S, wo ein Bereich von Oxidüberzügen (31) aufgebracht ist,
  • - Aufbringen von Zwischenschicht-Isolatorschichten (34) auf die Oberfläche des Substrats,
  • - Aufbringen und Aufschmelzen einer ersten Abflachmaterialschicht (35) auf den Zwischenschicht-Isolatorschichten (34) zur Durchführung des ersten Abflachvorgangs durch Aufschmelzen der ersten Abflachschicht (35),
  • - Aufbringen einer ersten Leitschablone (36) durch chemiscnes Aufdampfen auf die ersten abgeflachten Schichten,
  • - Aufbringen und Aufschmelzen einer zweiten Abflachmaterialschicht (38) auf die erste Leitschablone (36), um den zweiten Abflachvorgang durch Aufschmelzen der ersten leitenden Schablone entsprechend dem Stickstoff-Tempern durchzuführen und
  • - Ausbilden eines Kontaktlochs (H) und eines Metallüberzugs (39), um elektrischen Kontakt mit dem Transistor herzustellen.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste und die zweite Abflachmaterialschicht (35, 38) aus Materialien bestehen, die einen im wesentlichen gleichen Ätzgrad aufweisen.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die erste und die zweite Abflachmaterialschicht (35, 38) aus Materialien bestehen, die im wesentlichen gleiche Wärmeleiteigenschaften aufweisen.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die erste und die zweite Abflachmaterialschicht (35, 38) aus mit einem, aus einer aus Bor-Phosphor bestehenden Gruppe ausgewählten, Material dotierten Siliziumoxid bestehen.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Leitschablone (36) einen Polycide-Überzug aufweist.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Leitschablone (36) einen Polysilizium-Überzug aufweist.
7. Verfahren nacn Anspruch 1, dadurch gekennzeichnet, daß der Stickstoff eingeführt wird, um den elektrischen Widerstand der ersten Leitschablone (36) zu verringern.
8. Halbleiterbauelement, gekennzeichnet durch die Verbindung eines Silizium-Substrats (S) eines ersten Leitfähigkeitstyps, eines vom Oxidüberzügebereich (31) getrennten Elementbereichs (32), wobei die aktiven Elemente wahlweise auf den Elementbereich aufgebracht werden, Abflachmaterialien (35, 38) eines Zweischichtaufbaus, die einen zueinander ähnlichen Ätzgrad aufweisen und einer Leitschablone (36), die sich zwischen den Zweischicht-Abflachmaterialien (35, 38) erstreckt und die aktiven Elemente kontaktiert.
DE4135443A 1990-10-23 1991-10-23 Verfahren zum abflachen von wellungen in halbleiterbauelementen und auf diese weise hergestellte halbleiterbauelemente Pending DE4135443A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR900016970 1990-10-23

Publications (1)

Publication Number Publication Date
DE4135443A1 true DE4135443A1 (de) 1992-04-30

Family

ID=19305069

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4135443A Pending DE4135443A1 (de) 1990-10-23 1991-10-23 Verfahren zum abflachen von wellungen in halbleiterbauelementen und auf diese weise hergestellte halbleiterbauelemente

Country Status (4)

Country Link
JP (1) JPH04282832A (de)
KR (1) KR940007070B1 (de)
DE (1) DE4135443A1 (de)
GB (1) GB2249217A (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940006682B1 (ko) * 1991-10-17 1994-07-25 삼성전자 주식회사 반도체 메모리장치의 제조방법
SG111923A1 (en) 2000-12-21 2005-06-29 Semiconductor Energy Lab Light emitting device and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0249173A1 (de) * 1986-06-06 1987-12-16 Rockwell International Corporation Verfahren zum Planarisieren von doppelt metallisierten MOS-Vorrichtungen, mit ausgeschleudertem Glas als Hilfsschicht
US4782037A (en) * 1983-11-18 1988-11-01 Hatachi, Ltd Process of fabricating a semiconductor insulated circuit device having a phosphosilicate glass insulating film

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58190043A (ja) * 1982-04-30 1983-11-05 Seiko Epson Corp 多層配線法
US4654113A (en) * 1984-02-10 1987-03-31 Fujitsu Limited Process for fabricating a semiconductor device
US4775550A (en) * 1986-06-03 1988-10-04 Intel Corporation Surface planarization method for VLSI technology
DE3801976A1 (de) * 1988-01-23 1989-08-03 Telefunken Electronic Gmbh Verfahren zum planarisieren von halbleiteroberflaechen

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4782037A (en) * 1983-11-18 1988-11-01 Hatachi, Ltd Process of fabricating a semiconductor insulated circuit device having a phosphosilicate glass insulating film
EP0249173A1 (de) * 1986-06-06 1987-12-16 Rockwell International Corporation Verfahren zum Planarisieren von doppelt metallisierten MOS-Vorrichtungen, mit ausgeschleudertem Glas als Hilfsschicht

Also Published As

Publication number Publication date
KR920008841A (ko) 1992-05-28
KR940007070B1 (ko) 1994-08-04
JPH04282832A (ja) 1992-10-07
GB2249217A (en) 1992-04-29
GB9122517D0 (en) 1991-12-04

Similar Documents

Publication Publication Date Title
DE2817430C2 (de) Verfahren zum Herstellen von Feldeffekt-Transistoren mit isolierter Gate- Elektrode
DE19727232C2 (de) Analoges integriertes Halbleiterbauelement und Verfahren zu dessen Herstellung
DE4031411C2 (de) Verfahren zur Herstellung einer einen Kondensator aufweisenden Halbleitervorrichtung
DE3834241A1 (de) Halbleitereinrichtung
DE4447266C2 (de) Verfahren zum Herstellen einer DRAM-Zelle
DE4127967A1 (de) Mos-transistor mit gate-drain-elektrodenueberlapp und verfahren zu seiner herstellung
DE3334333A1 (de) Verfahren zur herstellung eines mos-einrichtung mit selbstjustierten kontakten
DE4201506C2 (de) Verfahren zur Herstellung von DRAM-Speicherzellen mit Stapelkondensatoren mit Flossenstruktur
DE2817258A1 (de) Verfahren zur herstellung einer isolierschicht-feldeffekttransistorstruktur
DE3122437A1 (de) Verfahren zum herstellen eines mos-bauelements
DE4007582C2 (de) Verfahren zum Herstellen von mindestens zwei Kontakten in einem Halbleiterbauelement
DE10128718B4 (de) Grabenkondensator einer DRAM-Speicherzelle mit metallischem Collarbereich und nicht-metallischer Leitungsbrücke zum Auswahltransistor
DE19842704C2 (de) Herstellverfahren für einen Kondensator mit einem Hoch-epsilon-Dielektrikum oder einem Ferroelektrikum nach dem Fin-Stack-Prinzip unter Einsatz einer Negativform
DE10208577A1 (de) Flash-Speicher mit geteilter Gate-Elektrode und Verfahren zu seiner Herstellung
DE4113962C2 (de) Halbleitereinrichtung mit selbstausgerichteter Kontaktstruktur für Feldeffekttransistoren und Herstellungsverfahren für diese
DE3625860A1 (de) Halbleitervorrichtung mit einem kontakt und vorrichtung zur herstellung derselben
DE3931127C2 (de) Verfahren zum Herstellen einer Halbleitereinrichtung
DE19712540C1 (de) Herstellverfahren für eine Kondensatorelektrode aus einem Platinmetall
DE4407532C2 (de) DRAM-Speicherzelle und Verfahren zur Herstellung derselben
DE4130890A1 (de) Verfahren zur herstellung eines kondensators unter verwendung des feldeffekttransistor-prozesses und mit hilfe des verfahrens hergestellte struktur
DE3000121A1 (de) Verfahren zur herstellung einer mos-halbleitereinrichtung mit selbstjustierten anschluessen
DE19824774C2 (de) Verfahren zum Herstellen eines Kondensators in einem Halbleiterbauteil
DE4102184C2 (de) Verfahren zum Herstellen einer DRAM-Zelle
DE19842684C1 (de) Auf einem Stützgerüst angeordneter Kondensator in einer Halbleiteranordnung und Herstellverfahren
DE3112215A1 (de) Verfahren zur herstellung einer halbleitervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law