DE3112215A1 - Verfahren zur herstellung einer halbleitervorrichtung - Google Patents

Verfahren zur herstellung einer halbleitervorrichtung

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conductor
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Hiroshi Tokyo Iwai
Satoshi Kawasaki Maeda
Shizuo Yokohama Sawada
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VLSI Technology Research Association
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Description

  • Verfahren zur Herstellung einer Halbleitervorrichtung
  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung, insbesondere mit Mehrleiteraufbau.
  • Bei einer Halbleitervorrichtung mit Mehrleiteraufbau (multiwiring structure) ist es im Hinblick auf die Zuverlässigkeit im allgemeinen wesentlich, die Vorrichtung so herzustellen, daß ein Kurzschluß zwischen einer ersten Verdrahtungs- bzw.
  • Leiterelektrode und einer zweiten, über eine auf letzterer ausgebildete Isolierschicht verlaufenden Leiterelektrode sicher vermieden wird und die Spannungswiderstände zwischen der ersten Leiterelektrode und dem Halbleitersubstrat einerseits sowie zwischen der ersten und der zweiten Leiterelektrode andererseits auf den gewünschten Größen gehalten werden.
  • Für die Herstellung einer Halbleitervorrichtung mit einem solchen Aufbau, etwa eines dynamischen MOS-Randomspeichers mit Doppelgate-Elektrode (dual gate electrode) wird üblicherweise das im folgenden beschriebene Verfahren angewandt.
  • Gemäß Fig. 1A wird eine Feldoxidschicht 2 zur Isolierung oder Trennung von Elementen durch selektive Oxidation auf einem p-Typ-Siliziumsubstrat 1 geformt, worauf durch thermische Oxidation eine thermisch oxidierte bzw. Oxidschicht 3 mit einer Dicke von etwa 300 A ausgebildet wird. Nach dem Aufbringen einer polykristallinen Siliziumschicht von 400 t Dicke wird diese letztere Schicht mittels Photoätzung zu einer ersten Gate-Elektrode 4 geformt. Unter Heranziehung dieser Elektrode als Maske wird die thermisch oxidierte Schicht 3 zur Bildung einer ersten Gate-Isolierschicht 5 s 1 kti v (Fig. iB # weg) geätzt. In einer sauerstoffhaltigen, feuchten Atmosphäre hoher Temperatur wird die Anordnung geglüht bzw.
  • wärmebehandelt (annealing), um auf der Oberfläche der ersten Gate-Elektrode 4 aus polykristallinem Silizium eine etwa 4000 A dicke Siliziumoxidschicht 6 und auf dem unbedeckten Teil des Substrats eine dünne thermisch oxidierte Schicht 7 von etwa 1 000 A Dicke wachsen zu lassen (Fig. 1C). Die thermisch oxidierte Schicht 7 auf dem Substrat 1 wird entfernt.
  • Nach erneuter thermischer Oxidation in trockener Atmosphäre zur Ausbildung einer zweiten Gate-Isolierschicht 8 wird eine polykristalline Siliziumschicht auf die Gesamtoberfläche aufgebracht und zu einem Muster entsprechend einer zweiten Gate-Elektrode 9 geformt (Fig. 1D). Durch Ionenimplantation ("Spicken") von Arsen in das Substrat 1 durch die Isolierschicht 8 + hindurch wird eine n+- Diffusionsschicht 10 als Ziffernleitung ausgebildet. Nach dem chemischen Aufdampfen einer SiO2-Schicht 11 auf die Gesamtoberfläche und der Ausbildung von Kontaktlöchern in dieser Schicht 11 wird eine Aluminiumschicht aufgebracht. Diese Aluminiumschicht wird zu Aluminium-Leiterzügen 12, 13 und 14 geformt, die über die Kontaktlöcher mit der ersten Gate-Elektrode 4, der zweiten Gate-Elektrode 9 bzw. der n+-Diffusionsschicht 10 verbunden sind, worauf der angestrebte dynamische MOS-Randomspeicher fertiggestellt ist (Fig. 1E).
  • In dem in Fig. 1C dargestellten Verfahrensschritt wird eine dicke Oxidschicht 6 auf der Oberfläche der ersten polykristallinen Gate-Elektrode 4 ausgebildet, und die dünne oxidierte bzw. Oxidschicht 7 wird auf der Oberfläche des monokristallinen Substrats 1 durch thermische Oxidation in einer sauerstoffhaltigen, feuchten Atmosphäre bei hoher Temperatur geformt. Dies geschieht im Hinblick auf die unterschiedlichen Oxidationsgeschwindigkeiten oder -größen von polykristallinem und monokristallinem Silizium. Obgleich die Rückseite der ersten Gate-Elektrode 4 bei der Ausbildung der Oxidschichten 6 und 7 ebenfalls oxidiert wird, erfährt der dichter an der Seitenfläche der Elektrode 4 befindliche Teil der Rückseite eine stärkere Oxidation als der restliche Teil, wobei auf diesem Teil eine dicke oxidierte bzw. Oxidschicht entsprechend derjenigen an Vorderseite und Seitenfläche der Elektrode 4 gebildet wird. Da sich diese dicke Schicht in das untere Ende der ersten Gate-Elektrode 4 erstreckt, führt sie zu einer aufwärts gerichteten Verformung, d.h. Verwerfung eines Endabschnitts der Elektrode 4. Dieser Zustand ist in Fig. 2B veranschaulicht, die eine Schnittansicht eines an einer anderen Stelle auf demselben Chip ausgebildeten MOS-Transistors darstellt und gemäß welcher der Endteil 4B der Gate-Elektrode 4' aufwärts verformt ist. Fig. 2A veranschau licht den MOS-Transistor 2B im Schnitt vor der Durchführung der Oxidation. Da hierbei die Oxidschicht (noch) nicht auf der Oberfläche der Gate-Elektrode 4' ausgebildet ist, ist ihr Endteil 4A nicht in Aufwärtsrichtung verformt bzw. verworfen. Infolgedessen ist die Effektivlänge L' der Gate-Elektrode 4' (Fig. 2B) kürzer als die Gate-Länge L (Fig. 2A) bei nicht aufwärts verformter Gate-Elektrode 4'. Demzufolge tritt eine unerwünschte Kurzkanalbildungswirkung (short channeling effect) auf, wenn die Gate-Elektrode als Gate-Elektrode des Transistors benutzt wird.
  • Wenn die Gate-Elektrode 4' aus polykristallinem Silizium als Elektrode eines Kondensators benutzt wird, wird ihr Abstand vom Silizium-Substrat 1 aufgrund der Aufwärtsverformung ihres Endteils 4B größer. Die Kapazität in diesem Bereich ist daher kleiner als dann, wenn eine solche Aufwärtsverformung nicht vorliegt. Im Fall einer derartigen Aufwärtsverformung muß daher die Elektrodenfläche zur Erzielung derselben Kapazität vergrößert werden, wodurch eine höhere Integrationsdichte verhindert wird.
  • Zur Vermeidung dieser Mängel werden die beiden im folgenden beschriebenen Verfahren angewandt.
  • Beim ersten Verfahren wird die thermisch oxidierte bzw.
  • Oxidschicht gemäß Fig. 3A auf dem Silizium-Substrat 1 geformt.
  • Nach dem Auftragen einer polykristallinen Siliziumschicht wird über dieser durch chemisches Aufdampfen eine SiO2-Schicht vorgesehen, die selektiv (weg) geätzt wird, um eine aufgedampfte SiO2-Schicht 15 mit einem vorbestimmten Muster zu formen. Unter Verwendung dieses Musters als Maske wird die polykristalline Siliziumschicht selektiv (weg) geätzt.
  • Da dieses selektive ätzen nach einem Plasmaätz- oder einem chemischen Ätzverfahren erfolgt, wird die unter der Seitenkante der aufgedampften SiO2-Schicht 15 liegende polykristalline Siliziumschicht in nachteiliger Weise ebenfalls angeätzt, so daß eine erste Gate-Elektrode 4 " mit einem Muster entsteht, das im Vergleich zum Muster der SiO2-Schicht 15 eine verkleinerte Fläche (scale) besitzt. Infolgedessen bildet der Endteil der SiO2-Schicht 15 einen Uberhang Nach dem Entfernen der unbedeckten Oxidschicht 3 wird eine thermische Oxidation in trockener Atmosphäre durchgeführt, um an der Seitenfläche der ersten Gate-Elektrode 4'' eine oxidierte bzw. Oxidschicht 6' und auf der freiliegenden bzw.
  • unbedeckten Vorderseite des Substrats eine zweite Gate-Isolierschicht 8 auszubilden. Danach wird im wesentlichen auf die in Verbindung mit Fig. 1D beschriebene Weise eine zweite Gate-Elektrode 9' aus polykristallinen Silizium.geformt. Beim Aufbringen einer durchgehenden polykristallinen Siliziumschicht auf der Feldoxidschicht 2, der zweiten Gate- Isolierschicht 8, der Oxidschicht 6' und der aufgedampften SiO2-Schicht 15 zur Ausbildung der zweiten Gate-Elektrode 9' erstreckt sich jedoch die polykristalline Siliziumschicht unter Ablagerung in einen Raum 19 zwischen dem Überhangteil der SiO2-Schicht 15 und der Feldoxidschicht 2 hinein. Dieses anhaftende polykristalline Silizium (nicht dargestellt) muß entfernt werden, weil es zu einem Kurzschluß führen kann. Zu diesem Zweck muß während der Musterbildung der polykristallinen Silizium-Schicht zusätzlich geätzt werden. Dies führt zu einem größeren Unterschied zwischen der Größe der nicht dargestellten, auf der polykristallinen Siliziumschicht vorgesehenen Photoresist-Maske und der Größe der bli der genannten Musterbildung ausgebildeten zweiten Gate-Elektrode 9',wodurch wiederum eine höhere Integrationsdichte verhindert wird.
  • Beim zweiten Verfahren zur Ausschaltung der vorher genannten Mängel wird gemäß Fig. 4A eine polykristalline Siliziumschicht über der Feldoxidschicht 2 und der thermisch oxidierten Schicht 3 auf dem Silizium-Sutystrat 1 aufgebracht. Die Siliziumschicht wird durch Photoätzen selektiv abgetragen, um die erste Gate-Elektrode 4 auszubilden. Anschließend wird der unbedeckte Teil #der thermisch oxidierten Schicht 3, auf welcher die erste Gate-Elektrode 4 nicht vorgesehen ist, entfernt. Auf die Gesamtoberfläche wird durch chemisches Aufdampfen eine SiO2-Schicht aufgebracht, der durch Photoätzen ein solches Muster erteilt wird, daß sie sich nicht über die Gate-Elektrode 4 (hinaus) erstreckt; auf diese Weise wird ein aufgedampftes SiO2-Muster 15' geformt. Durch Trockenoxidation mittels Sauerstoffs bei 1 0000C wird auf der unbedeckten Fläche des Substrats 1 eine Gate-Oxidschicht 8 mit einer Dicke von 750 A ausgebildet.
  • Somit sind auf dem freiliegenden bzw. unbedeckten Teil der ersten Gate-Elektrode 4, d.h. auf ihrer Seitenfläche und ihrer nicht mit dem aufgedampften SiO2-Muster 15' bedeckten Vorderseite, Oxidschichten 6'' und 16 mit einer Dicke von etwa 1 000 A vorhanden (vgl. Fig. 4B).
  • Auf die Gesamtoberfläche wird eine polykristalline Siliziumschicht aufgetragen und durch Musterbildung zu einer zweiten Gate-Elektrode 9'' geformt (Fig. 4C). Bei diesem Vorgehen muß jedoch ein zusätzliches Photoätzen zur Ausblidung der Isolierschichten 15', 16 und 6'' zwischen erster und zweiter Gate-Elektrode angewandt werden, wobei sich der Endteil des aufgedampften SiO2-Musters 15' vom Bereich über der ersten Gate-Elektrode 4 zurückzieht und die dünne Oxidschicht 16 zur Ermöglichung einer Maskenausrichtung bildet. Dies führt zu einer größeren Kapazität zwischen erster und zweiter Gate-Elektrode 4 bzw. 9" sowie zu einem Problem bezüglich der Ansprechgeschwindigkeit.
  • Gemäß Fig. 4D entsteht weiterhin ein eingeschnürter bzw.
  • dünnerer Teil 17 der zweiten Gate-Oxidschicht 7 am Übergang (Kontaktstelle) zwischen der zweiten Gate-Oxidschicht 7 und der Oxidschicht 6''. An diesem dünneren Teil 17 verschlechtert sich der Spannungswiderstand zwischen dem Substrat 1 und der zweiten Gate-Elektrode 9". Obgleich dieser dünnere Teil 17 dann besonders deutlich zutage tritt, wenn die an der Seitenfläche der ersten Gate-Elektrode 4 ausgebildete Oxidschicht 6'' dünn ist, ist es schwierig, die Oxidschicht 6'' entsprechend dicker zu gestalten, weil diese Oxidschicht 6 " gleichzeitig mit der zweiten Gate-Oxidschicht 7 ausgebildet wird, deren Dicke aufgrund von durch die Eigenschaften oder Kennlinien der Halbleitervorrichtung bedingten Einschränkungen nicht sehr groß ausgelegt werden kann. (Die Teile von Fig. 2 bis 4 sind jeweils mit denselben Bezugsziffern wie in Fig. 1 bezeichnet.) Aufgabe der Erfindung ist damit insbesondere die Schaffung eines Verfahrens zur Herstellung einer Halbleitervorrichtung, bei dem die Aufwärtsverformung, d.h. #ufwärts gerichtete Verwerfung der ersten Gate-Elektrode auf ein Mindestmaß herabgesetzt und die Kapazität zwischen der ersten und der zweiten Gate-Elektrode ohne weiteres gesteuert werden kann und ein Hochspannungswiderstand sowie eine hohe Integrationsdichte erzielt werden können.
  • Diese Aufgabe wird bei einem Verfahren zur Herstellung einer Halbleitervorrichtung erfindungsgemäß dadurch gelöst, daß ein Halbleitersubstrat mit einer ersten Isolierschicht auf seiner Oberfläche hergestellt wird, daß auf der ersten Isolierschicht eine erste leitfähige bzw. Leiterschicht ausgebildet wird, daß auf letzterer eine zweite Isolierschicht in einem vorbestimmten Muster geformt wird, daß eine zweite Isolierschicht in einem Muster praktisch entsprechend demjenigen der zweiten Isolierschicht durch Ätzen des nicht mit der zweiten Isolierschicht bedeckten Teils der ersten Leiterschicht mittels Ionenätzung unter Verwendung von im wesentlichen senkrecht auf das Substrat auftreffenden Gasionen (gaseous ions) ausgebildet wird, daß an der Seitenfläche der zweiten Leiterschicht eine dritte Isolierschicht durch thermische Oxidation unter der Voraussetzung, daß die zweite Isolierschicht auf der zweiten Leiterschicht belassen wird, ausgebildet wird und daß zweite und dritte Isolierschicht mit einer dritten Leiterschicht überlappt werden.
  • In weiterer Ausgestaltung kennzeichnet sich das erfindungsgemäße Verfahren dadurch, daß ein Halbleitersubstrat mit einer auf seiner Oberfläche vorgesehenen ersten Isolierschicht vorgesehen wird, daß auf der ersten Isolierschicht eine erste leitfähige bzw. Leiterschicht ausgebildet wird, daß auf letzterer eine zweite Isolierschicht in einem vorbestimmten Muster geformt wird, daß eine zweite Leiterschicht in einem im wesentlichen dem Muster der zweiten Isolierschicht entspechenden Muster auf dem nicht mit der zweiten Isolierschicht bedeckten Teil der ersten Leiterschicht durch Ionen ätzung unter Verwendung von im wesentlichen senkrecht auf das Substrat auftreffenden Gasionen (gaseous ions) ausgebildet wird, daß das Halbleitersubstrat durch Entfernung des unbedeckten Teils der ersten Isolierschicht freigelegt wird, daß durch thermische Oxidation in einer Wasserdampf enthaltenden Atmosphäre bei einer Tempreatur von 9000C oder darunter unter der Voraussetzung, daß die zweite Isolierschicht auf der zweiten Leiterschicht belassen wird, eine dritte Isolierschicht auf der Seitenfläche der zweiten Leiterschicht und eine vierte Isolierschicht auf der freigelegten Oberfläche des Substrats ausgebildet werden und daß über zweiter, dritter und vierter Isolierschicht eine durchgehende dritte Leiterschicht ausgebildet wird.
  • Erfindungsgemäß werden die erste und die dritte Leiterschicht vorzugsweise aus polykristallinem Silizium hergestellt, das mit Phosphor oder Arsen dotiert ist. Es können jeoch auch andere Werkstoffe verwendet werden, beispielsweise polykristallines Silizium ohne Fremdatomdotierung, Metallsilizide, wie Molybdänsilizid, Wolframsilizid, Tantalsilizid und dergleichen.
  • Die zweite Isolierschicht mit einem vorbestimmten Muster kann in der Weise gebildet werden, daß auf der Oberfläche der ersten Leiterschicht durch thermische Oxidation oder anodische Oxidation eine Oxidschicht ausgebildet und selektiv durch ätzen abgetragen wird; wahlweise kann auf der ersten Leiterschicht nach einem Aufweichsverfahren oder einem Auf sprühverfahren eine Siliziumoxidschicht, eine Siliziumnitridschicht oder eine Aluminiumoxidschicht abgelagert und nach einem photoätz verfahren einer Musterbildung unterworfen werden.
  • Erfindungsgemäß erfolgt die thermische Oxidation bevorzugt in einer Wasserdampf enthaltenden Atmosphäre mit einer Temperatur von 9009C oder weniger, vorzugsweise von 700 bis 9000C, um die dritte Isolierschicht an der Seitenfläche der zweiten Leiterschicht und die vierte Isolierschicht auf der freigelegten bzw.
  • unbedeckten Oberfläche des Substrats auszubilden. Da die Oxidationsgeschwindigkeit an der Seitenfläche der zweiten Leiterschicht bei dieser thermischen Oxidation größer eingestellt werden kann als diejenige am Halbleitersubstrat, kann die Dicke der dritten Isolierschicht an der Seitenfläche der zweiten Leiterschicht größer eingestellt werden als die Dicke der vierten, auf der unbedeckten Fläche des Substrats ausgebildeten Isolierschicht. Auf diese Weise kann der Spannungswiderstand zwischen zweiter und dritter Leiterschicht verbessert werden. Da die Ausbildung der die zweite Leiterschicht bedeckenden Isolierschicht im Gegensatz zum bisherigen Verfahren ohne Einwirkung einer starken thermischen Oxidation durchgeführt werden kann, kann die Aufwärtsverformung der zweiten Leiterschicht zum Beispiel der zweiten Gate-Elektrode, auf ein Mindestmaß herabgesetzt werden. Da weiterhin die zwischen zweiter und dritter Leiterschicht vorhandene Kapazität von der Gesamtdicke der dazwischenliegenden dritten und zweiten Isolierschichten abhängt, läßt sich diese Kapazität genau steuern. Die zweite Isolierschicht mit einem Muster praktisch entsprechend demjenigen der zweiten Leiterschicht wird auf deren Vorderseite ausgebildet.
  • Da somit die Vorderseite der zweiten Leiterschicht bei der anschließenden thermischen Oxidation durch die zweite Isolierschicht nicht wesentlich oxidiert wird, kann der Schichtwiderstand der zweiten Leiterschicht auf einen niedrigen Wert herabgesetzt werden.
  • Im folgenden sind bevorzugte Ausführungsbeispiele der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigen: Fig. 1A bis 1E Schnittansichten zur Veranschaulichung eines bisherigen Verfahrens zur Herstellung eines dynamischen MOS-Randomspeichers mit Doppelgate-Elektroden-Aufbau, Fig. 2A und 2B Schnittansichten eines MOS-Transistors mit Gate-Elektrode 4' bzw. desselben MOS-Transistors vor der Oxidation, Fig. 3A und 3B Schnittansichten zur Veranschaulichung eines Teils eines anderen bisherigen Verfahrens zur Herstellung eines dynamischen MOS-Randomspeichers, Fig. 4A bis 4C Schnittansichten zur Erläuterung eines Teils eines weiteren bisherigen Verfahrens zur Herstellung eines dynamischen MOS-Randomspeichers, Fig. 4D eine in vergrößertem Maßstab gehaltene Teilschnittansicht eines Teils von Fig. 4B, Fig. 5A bis 5F Schnittansichten zur Verdeutlichung eines erfindungsgemäßen Verfahrens zur Herstellung eines dynamisc#n MOS-Randomspeichers, Fig. 6 eine graphische Darstellung der Beziehung zwischen der Dicke einer an der Seitenfläche der ersten Gate-Elektrode ausgebildeten Oxidschicht sowie dem Spannungswiderstand zwischen zweiter Gate-Elektrode und Substrat, Fig. 7 eine Aufsicht auf den Zellenteil eines dynamischen Randomspeichers, der nach dem erfindungsgemäßen Verfahren hergestellt werden kann, Fig. 8 und 9 Schnittansichten längs der Linien VIII - VIII bzw. IX - IX in Fig. 78 Fig. 10 eine Aufsicht auf eine Abwandlung desselben Teils gemäß Fig. 7 und Fig. 11 und 12 Schnittansichten längs der Linien XI - XI bzw. XII - XII in Fig. 10.
  • Die Figuren 1 bis 4 sind eingangs bereits erläutert worden.
  • In den Figuren 5 bis 12 sind einander entsprechende Teile mit jeweils gleichen Bezugsziffern bezeichnet.
  • Im folgenden ist die Erfindung in einem Ausführungsbeispiel bezüglich der Herstellung eines dynamischen MOS-Randomspeichers mit Doppelgate-Elektrode anhand der Fig. 5A bis 5F beschrieben.
  • Beispiel (1.) Eine Feldoxidschicht 102 von 1 m Dicke zur Trennung bzw. Isolierung der Elemente wird durch selekax#dation p-Typ-Siliziumsubstrats 101 (100-Fläche) unter Verwendung einer Silizium-Nitrid-Maske geformt. Durch Glühen bzw. Erhitzen in einer trockenen Sauerstoffatmosphäre von 10000C wird auf dem Elementbildungsbereich des Siliziumsubstrats 101 eine thermisch oxidierte bzw. Oxidschicht 103 bis zu einer Dicke von 400 A gezüchtet. Auf die Gesamtoberfläche wird sodann eine polykri stalline Siliziumschicht mit einer Dicke von 6000 A aufgedampft. Nach dem Dotieren mit Arsen durch thermische Diffusion zwecks Bildung einer arsendotierten polykristallinen Siliziumschicht 104 wird auf die Anordnung eine SiO2-Schicht 105 mit einer Dicke von 4 000 A aufgedampft. Eine Photoresistschicht 106 mit einem Muster, das demjenigen einer später auf photoli#graphischem Wege auszubildenden ersten Gate-Elektrode entspricht, wird hierauf auf die SiO2-Schicht 105 aufgebracht (vgl. Fig. 5A).
  • (2.) Die SiO2-Schicht 105 wird unter Benutzung der Photoresistschicht 106 als Maske durch reaktives Ionenätzen selektiv weggeätzt. Gemäß Fig. 5B entsteht hierbei eine SiO2-Schicht 105' mit einem im wesentlichen dem Muster der Photoresistschicht 106 entsprechenden Muster. Die polykristalline Siliziumschicht 104 wird unter Benutzung der SiO2-Schicht 105' als Maske mittels reaktiven Ionenätzens selektiv weggeätzt. Dabei wird der nicht mit der SiO2-Schicht 105' bedeckte Teil der polykristallinen Siliziumschicht 104 gemäß Fig. 5C unter Bildung einer ersten Gate-Elektrode 107 weggeätzt. Genauer gesagt: die SiO2-Schicht 105' bleibt mit eigerier ersten Gate-Elektrode 107 entsprechenden Größe auf letzterer zurück. Die erste Gate-Elektrode 107 kann durch Ätzen nach Abtragung der Photoresistschicht 106 ausgebildet werden.
  • (3.) Der unbedeckte Teil der thermisch oxidierten bzw.
  • Oxidschicht 103 wird anschließend weggeätzt, wobei jedoch die SiO2-Schicht 105' auf der Anordung belassen wird, um zwischen dem Substra#101 und der ersten Gate-Elektrode 107 eine erste Gate-Isolierschicht 108 zurückzulassen. Nach Entfernung der Photoresistschicht 106 wird eine Dampfoxidation bei 8500C durchgeführt. Hierbei entsteht auf der unbedeckten Fläche (Seitenfläche) der Elektrode 107 eine 2 000 A dicke Oxidschicht 109, während eine eintehrfaches von 100t dicke Oxidschicht 110 auf der freiliegenden bzw.
  • unbedeckten Oberfläche des Substrats 101 aufgrund des Unterschieds zwischen den Oxidationsgeschwindigkeiten oder -größen der ersten Gate-Elektrode 107 aus polykristallinem Silizium und des-monokristallinem Siliziumsubstrats 101 entsteht (vgl. Fig. 5D). Da hierbei die ausreichend dicke SiO2 -Schicht 105' auf der gesamten Oberfläche der ersten Gate-Elektrode 107 vorhanden ist, die durch Solbstaus richtung mit dieser SiO2-Schicht ausgebildet wird, ist die aufwärtsterichtete Verformung bzw. Verwerfung an dem mit der Oxidschicht 109 in Berührung stehenden Ende der Elektrode 107 unbedeutend.
  • (4.) Die Oxidschicht 110 auf dem Siliziumsubstrat 101 wird unter Verwendung der SiO2-Schicht 105' und der Oxidschicht 109 als Maske geätzt und anschließend erneut in einer trockenen Sauerstoffatmosphäre von 10000C thermisch oxidiert, um eine zweite, 750A dicke Gate-Isolierschicht 111 auszubilden. Eine mit Arsen dotierte polykristalline Siliziumschicht von 6000A Dicke wird durch Aufdampfung auf die Gesamtoberfläche aufgebracht und mittels Photoätzung eine#usterbildung unterworfen, um eine zweite Gate-Elektrode 112 auszubilden, welche unterbrechungsfrei einen Teil der SiO2-Schicht 105" die Oxidschicht 109 und einen Teil der zweiten Gate-Isolierschicht 111 überlappt (vgl. Fig. 5E).
  • Im Anschluß hieran wird nach der Ionenspicktechnik durch die zweite Gate-Isolierschichtlll hindurch Arsen in das Siliziumsubstrat 101 implantiert, wobei die zweite Gate-Elektrode 112, die SiO2-Schicht 105' und die Feldoxidschicht 102 als Maske benutzt werden. Anschließend wird durch Glühen bzw. Wärmebehandlung eine n+-Typ-Diffusionsschicht 113 als Ziffernleitung(digit line) ausgebildet.
  • Nach dem Aufdampfen einer SiO2-Schicht 114 auf die Gesamtoberfläche werden durch Photoätzung Kontaktlöcher 115, 116 und 117 ausgebildet. Durch Vakuumaufdampfung wird eine Aluminiumschicht geformt, die einer Musterbildung zur Ausbildung von Aluminiumleiterzügen 118, 1 19 und 120 unterworfen wird, welche über die Kontaktlöcher 115, 116 bzw.
  • 117 mit den Gate-Elektroden 107 und 112 bzw. der n+-Typ-Diffusionsschicht 113 verbunden sind. Der auf diese Weise hergestelle dynamische MOS-Randomspeicher ist in Fig. 5F dargestellt.
  • Beim vorstehend beschriebenen Ausführungsbeispiel kann somit die Ausdehnung der Oxidschicht unter den unteren Endteil der Elektrode 107 während der Dampfoxidation nach der Ausbilding der ersten Gate-Elektrode 107 aus polykristallinem Silizium ebenso wie eine Aufwärtsverformung des Endteils der Gate-Elektrode 107 verhindert werden. Es wird somit ein dynamischer MOS-Randomspeicher erhalten, der eine erste Gate-Elektrodel07 mit großer Effektivfläche besitzt. Da die SiO2-Schicht 105' mit gleichmäßiger Dicke zwischen erster und zweiter Gate-Elektrode 107 bzw. 112 angeordnet ist, die durch Selbst-bzw. Eigenausrichtung geformt worden sind, ist der Spannungswiderstand zwischen den beiden Gate-Elektroden 107 und 112 verbessert, und die Kapazität zwischen den Elektroden 107 und 112 kann genau und beliebig bzw. willkürlich eingestellt werden.
  • Beim bisherigen Verfahren wird durch den dünneren bzw.
  • eingeschnürten Teil 17 der Oxidschicht 7 gemäß Fig. 4D der Spannungswiderstand zwischen dem Siliziumsubstrat und der zweiten Gate-Elektrode verschlechtert. Erfindungsgemäß wird dagegen der Spannungswiderstand dadurch erheblich verbessert, daß nach der Ausbildung der ersten Gate-Elektrode 107 die Dampfoxidation bei etwa 8500c durchgeführt wird. Fig. 6 veranschaulicht die Kennlinie des Spannungswiderstands zwischen der zweiten Gate-Elektrode und dem Substrat als Funktion der Schichtdicke der Oxidschicht 109, wobei der Spannungswiderstand zwischen der zweiten Gate-Elektrode 112 und dem Substrat 101 auf der Ordinate aufgetragen ist, während die Dicke der Oxidschicht 109, die an der Seitenfläche der ersten Gate-Elektrode 107 ausgebildet ist undhit der zweiten Gate-Elektrode 112 in Kontakt steht, auf der Abszisse aufgetragen ist. Erste und. zweite Gate-Isolierschicht 108 bzw.
  • 111 besitzen eine Dicke von 400 A bzw. 750A. Wie sich aus Fig. 6 ergibt, kann der Spannungswiderstand zwischen der zweiten Gate-Elektrode 112 und dem Substrat 101 in ausreichendem Maß verbesert werden, wenn die durch Dampfoxidation bei 8500C auf der Seitenfläche der ersten Gate-Elektrode ausgebildete Oxidschicht eine Dicke von mehr als 1000 A besitzt. Wenn jedoch die Dicke dieser Oxidschicht zu groß wird, tritt eine aufwärtskerichtete Verformung bzw. Verwerfung des Endteils der ersten Gate-Elektrode 107 auf, weshalb die'Dicke der Oxidschicht|109 unter Berücksichtigung dieses Umstands gewählt werden muß. Erfindungsgemäß kann weiterhin die Einschnürung der zweiten Gate-Isolierschicht 111 im Bereich des unteren Endteils der ersten Gate-Elektrode 107 auf ein Mindestmaß verringert werden, oder der dünnere bzw. eingeschnürte Teil kann verdickt werden, so daß dementsprechend der Spannungswiderstand verbessert wird.
  • Obgleich die thermisch oxidierte Schicht 103 besm beschriebenen Ausführungsbeispiel im Verfahrensverlauf entfernt wird, braucht diese Schicht 103 nicht abgetragen zu werden, vielmehr kann sie als zweite Gate-Isolierschicht benutzt werden.
  • Fig. 7 ist eine Aufsicht auf den Zellenteil eines dynamischen Randomspeichers vom Doppel-Gate-Typ. Die Fig. 8 und 9 veranschaulichen denselben Teil im Schnitt längs der Linien VIII - VIII bzw. IX - IX in Fig. 7. Bei diesem dynamischen Randomspeicher besteht die Bit-Leitung aus einer +-Diffusionsschicht 201 und die Wortleitung besteht aus einer Aluminiumschicht 202. Gemäß Fig. 8 überlappt die zweite Gate-Elektrode 112 die Seitenfläche und die Vorderseite der ersten Gate-Elektrode 107 aus polykristallinem Silizium über der Feldoxidschicht 102, wobei eine Isolierschicht 203 zwischen den beiden Gate-Elektroden angeordnet ist. Gemäß Fig. 9 überlappt die zweite Gate-Elektrode 112 die Seitenfläche und die Vorderseite der ersten Gate-Elektrode 107 über dem Substrat 101, wobei (wiederum) die Isolierschicht 203 zwischen die beiden Gate-Elektroden eingefügt ist. Die Relativpositionen der beiden Gate-Elektroden 107 und 112 gemäß Fig. 9 sind dieselben wie bei dem vorher in Verbindung mit Fig. 5E und 5F beschriebenen dynamischen Randomspeicher.
  • Fig. 10 ist eine Aufsicht auf den Zellenteil eines anderen dynamischen Randomspeicher des Doppelgate-Typs. Die Fig.
  • 11 und 12 veranschaulichen diesen Teil im Schnitt längs der Linien XI - XI bzw. XII - XII in Fig. 10. Bei diesem dynamischen Randomspeicher bestehen die Bit-Leitung aus einer Aluminiumschicht 204 und die Wortleitung aus der zweiten Gate-Elektrode 112. Die zweite Gate-Elektrode 112 gemäß Fig. 11 bedeckt dabei nicht die Seitenfläche und die Vorderseite der ersten Gate-Elektrode 107 unter Zwischenfügung der Isolierschicht 203. Gemäß Fig. 12 überlappt die zweite Gate-Elektrode 112 Seitenfläche und Vorderseite der ersten Gate-Elektrode 107 über der Feldoxidschicht 102 unter Zwischenfügung der Isolierschicht zwischen die beiden Gate-Elektroden.
  • Das erfindungsgemäße Verfahren ist vorteilhaft auch auf andere Arten von dynamischen Randomspeichern anwendbar, bei denen die Relativpositionen von erster und zweiter Gate-Elektrode denjenigen nach Fig. 8 und 12 entsprechen können.
  • Neben den beschriebenen dynamischen Randomspeichern ist das erfindungsgemäße Verfahren auch für die Herstellung von Halbleitervorrichtungen mit anderem Mehrleiteraufbau anwendbar, beispielsweise auf Laduncisverschiebe-Vorrichtungen oder programmierbare Festwertspeicher mit Doppelgate-Elektrode.

Claims (9)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung Patentansprüche: Verfahren zur Herstellung einer Halbleitervorrichtung, dadurch gekennzeichnet, daß ein Halbleitersubstrat mit einer ersten Isolierschicht auf seiner Oberfläche hergestellt wird, daß auf der ersten Isolierschicht eine erste leitfähige bzw. Leiterschicht ausgebildet wird, daß auf letzterer eine zweite Isolierschicht in einem vorbestimmten Muster geformt wird, daß eine zweite Leiterschicht in einem Muster praktisch entsprechend demjenigen der zweiten Isolierschicht durch Ätzen des nicht mit der zweiten Isolierschicht bedeckten Teils der ersten Leiterschicht mittels Ionenätzung unter Verwendung von im wesentlichen senkrecht auf das Substrat auftreffenden Gasionen (gaseous ions) ausgebildet wird, daß an der Seitenfläche der zweiten Leiterschicht eine dritte Isolierschicht durch thermische Oxidation unter der Voraussetzung, daß die zweite Isolierschicht auf der zweiten Leiterschicht belassen wird, ausgebildet wird und daß zweite und dritte Isolierschicht mit einer dritten Leiterschicht überlappt werden.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,daß die zweite Leiterschicht durch Ionenätzung unter Verwendung einer auf der zweiten Isolierschicht belassenen Photoresistmaske geformt wird.
  3. 3. Verfahren nach Anspruch 1, dadurch gekennzeichent, daß die thermische Oxidation in einer Wasserdampf enthaltenden Atmosphäre bei einer Temperatur von unter 9000C durchgeführt wird.
  4. 4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Leiterschicht aus mit Phosphor oder Arsen dotiertem polykristallinen Silizium ausgebildet wird.
  5. 5. Verfahren zur Herstellung einer Halbleitervorrichtung, dadurch gekennzeichnet, daß ein Halbleitersubstrat mit einer auf seiner Oberfläche vorgesehenen ersten Isolierschicht vorgesehen wird, daß auf der ersten Isolierschicht eine erste leitfähige bzw. Leiterschicht ausgebildet wird, daß auf letzterer eine zweite Isolierschicht in einem vorbestimmten Muster geformt wird, daß eine zweite Leiterschicht in einem im wesentlichen dem Muster der zweiten Isolierschicht entsprechenden Muster auf dem nicht mit der zweiten Isolierschicht bedeckten Teil der ersten Leiterschicht durch Ionenätzung unter Verwendung von im wesentlichen senkrecht auf das Substrat auftreffenden Gasionen (gaseous ions) ausgebildet wird, daß das Halbleitersubstrat durch Entfernung des unbedeckten Teils der ersten Isolierschicht freigelegt wird, daß durch thermische Oxidation in einer Wasserdampf enthaltenden Atmosphäre bei einer Temperatur von 9000C oder darunter unter der Voraussetzung, daß die zweite Isolierschicht auf der zweiten Leiterschicht belassen wird, eine dritte Isolierschicht auf der Seitenfläche der zweiten Leiterschicht und eine vierte Isolierschicht auf der freigelegten Oberfläche des Substrats ausgebildet werden und daß über zweiter, dritter und vierter Isolierschicht eine durchgehende dritte Leiterschicht ausgebildet wird.
  6. 6. Verfahren nach Anspruch 5, dadruch gekennzeichnet, daß die erste Leiterschicht aus mit Phosphor oder Arsen dotiertem polykristallinen Silizium ausgebildet wird.
  7. 7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das Dickenverhältnis von dritter Isolierschicht zu vierter Isolierschicht mehr als 2 beträgt.
  8. 8. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die zweite Leiterschicht die erste Gate-Elektrode eines dynamischen MOS-Randomspeichers bildet.
  9. 9. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die dritte Leiterschicht die zweite Gate-Elektrode eines dynamischen MOS-Randomspeichers bildet.
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