JPS6246545A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6246545A JPS6246545A JP18606385A JP18606385A JPS6246545A JP S6246545 A JPS6246545 A JP S6246545A JP 18606385 A JP18606385 A JP 18606385A JP 18606385 A JP18606385 A JP 18606385A JP S6246545 A JPS6246545 A JP S6246545A
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- Japan
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- insulating film
- oxidation
- oxide film
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- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多層配線を
有する半導体装置の配線間の短絡防止及び層間絶縁膜の
耐圧向上を図った半導体装置の製造方法に関する。
有する半導体装置の配線間の短絡防止及び層間絶縁膜の
耐圧向上を図った半導体装置の製造方法に関する。
〔従来の技術〕 ′
近年、半導体装置の高密度化、高速化を図るために、配
ｖＡ層の微細化、多層化が進められており、かつ配線材
料として多結晶シリコンが用いられている。そして、こ
の種の配線層構造では、各配線層間を絶縁するために、
多結晶シリコン自身の熱酸化膜或いは気相成長法による
絶縁膜を利用している。
ｖＡ層の微細化、多層化が進められており、かつ配線材
料として多結晶シリコンが用いられている。そして、こ
の種の配線層構造では、各配線層間を絶縁するために、
多結晶シリコン自身の熱酸化膜或いは気相成長法による
絶縁膜を利用している。
例えば、第２図（ａ）〜（ｄ）には多結晶シリコン層を
多層に構成した半導体装置として、ＭＯ８型ダイナミッ
クメモリを示しており、この装置は次のような工程によ
り製造されている。
多層に構成した半導体装置として、ＭＯ８型ダイナミッ
クメモリを示しており、この装置は次のような工程によ
り製造されている。
先ず、同図（ａ）のように、半導体基板２１上に選択酸
化法によってフィールド絶縁膜２２を形成し、かつ記憶
容量部の薄い絶縁膜２３を形成する。次いで、同図（ｂ
）のように、多結晶シリコン層を全面に堆積した後これ
をフォトリソグラフィ技術等を用いてパターニングし、
記憶容量部の容量電極２４を形成する。
化法によってフィールド絶縁膜２２を形成し、かつ記憶
容量部の薄い絶縁膜２３を形成する。次いで、同図（ｂ
）のように、多結晶シリコン層を全面に堆積した後これ
をフォトリソグラフィ技術等を用いてパターニングし、
記憶容量部の容量電極２４を形成する。
次に、前記薄い絶縁膜２３の露呈部分を除去した後に熱
処理を行い、同図（Ｃ）のように、これよりも厚いゲー
ト絶縁膜２５を新たに形成するとともに、前記容量電極
２４上には層間絶縁膜２６を形成する。
処理を行い、同図（Ｃ）のように、これよりも厚いゲー
ト絶縁膜２５を新たに形成するとともに、前記容量電極
２４上には層間絶縁膜２６を形成する。
その後、多結晶シリコンを全面に被着し、かつこれをフ
ォトリソグラフィ技術等によってパターン形成すること
により、同図（ｄ）のようにゲート電極２７を形成する
。以下、常法によりソース・ドレイン領域としての拡散
層２８を形成し、更ニ図示を省略するアルミニウム配線
等を形成することによってＭＯ３型ダイナミックメモリ
が完成される。
ォトリソグラフィ技術等によってパターン形成すること
により、同図（ｄ）のようにゲート電極２７を形成する
。以下、常法によりソース・ドレイン領域としての拡散
層２８を形成し、更ニ図示を省略するアルミニウム配線
等を形成することによってＭＯ３型ダイナミックメモリ
が完成される。
このようにして形成された半導体装置では、第３図に拡
大図示するように、容量電極２４の端部において層間絶
縁膜２６は曲面状に酸化成長されるため、半導体基板に
近接する部分を厚く形成することが難しく、この層間絶
縁膜２６上に形成されるゲート電極２７との間の絶縁耐
圧が低くなり、静電気や半導体装置動作中の電源ノイズ
等によって節単に破壊される恐れがある。
大図示するように、容量電極２４の端部において層間絶
縁膜２６は曲面状に酸化成長されるため、半導体基板に
近接する部分を厚く形成することが難しく、この層間絶
縁膜２６上に形成されるゲート電極２７との間の絶縁耐
圧が低くなり、静電気や半導体装置動作中の電源ノイズ
等によって節単に破壊される恐れがある。
また、この部分の層間絶縁膜２６は、図示のようにオー
バハング状に形成されるため、ゲート電極２７を構成す
る多結晶シリコンを減圧気相成長法によって形成すると
、多結晶シリコンがオーバハング部の下側にまで侵入し
て成長される。そして、ゲート電極２７をパターン形成
するために異方性の高いエツチング処理を施したときに
は、オーバハング部の下側の多結晶シリコンはオーバハ
ング部の影となって有効にエツチング除去できず、この
部分に多結晶シリコンが残存されることになる。このた
め、残存多結晶シリコンによって断面方向（紙面に垂直
な方向）にゲート電極２７同志が導通し、短絡して素子
回路の不良を生じるという問題がある。
バハング状に形成されるため、ゲート電極２７を構成す
る多結晶シリコンを減圧気相成長法によって形成すると
、多結晶シリコンがオーバハング部の下側にまで侵入し
て成長される。そして、ゲート電極２７をパターン形成
するために異方性の高いエツチング処理を施したときに
は、オーバハング部の下側の多結晶シリコンはオーバハ
ング部の影となって有効にエツチング除去できず、この
部分に多結晶シリコンが残存されることになる。このた
め、残存多結晶シリコンによって断面方向（紙面に垂直
な方向）にゲート電極２７同志が導通し、短絡して素子
回路の不良を生じるという問題がある。
本発明の半導体装置の製造方法は、層間絶縁膜における
耐圧の増大及び残存物による配線層間の短絡を防止する
ために、第１の耐酸化性絶縁膜上に下層配線層を形成す
るとともに、この上に第２の耐酸化性絶縁膜を形成し、
この下層配線層及び第２の耐酸化性絶縁膜をパターン形
成した後に前記第１及び第２の耐酸化性絶縁膜をマスク
にして前記下層配線層の側面に熱酸化膜を形成し、その
後生なくとも前記第２耐酸化性絶縁膜を除去して下層配
線層上に層間絶縁膜を形成し、この上に上層配線層を形
成して多層配線構造を形成する半導体装置の製造方法で
ある。
耐圧の増大及び残存物による配線層間の短絡を防止する
ために、第１の耐酸化性絶縁膜上に下層配線層を形成す
るとともに、この上に第２の耐酸化性絶縁膜を形成し、
この下層配線層及び第２の耐酸化性絶縁膜をパターン形
成した後に前記第１及び第２の耐酸化性絶縁膜をマスク
にして前記下層配線層の側面に熱酸化膜を形成し、その
後生なくとも前記第２耐酸化性絶縁膜を除去して下層配
線層上に層間絶縁膜を形成し、この上に上層配線層を形
成して多層配線構造を形成する半導体装置の製造方法で
ある。
次に、本発明を図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の半導体装置の製造方法
の一実施例を工程順に説明するための断面図である。
の一実施例を工程順に説明するための断面図である。
先ず、同図（ａ）のように、シリコン等の半導体基板１
の主面に、既に知られた選択酸化法によってフィールド
絶縁膜２を０．５〜１．０μｍの厚さに形成し、このフ
ィールド絶縁膜２で画成された領域に１００〜３００人
の薄い酸化シリコン膜３を形成する。そして、この酸化
シリコン膜３上に第１の耐酸化性絶縁膜としての窒化シ
リコンＷ！Ｊ、４を減圧気相成長法に・よって１００〜
５００人の厚さに成長させる。
の主面に、既に知られた選択酸化法によってフィールド
絶縁膜２を０．５〜１．０μｍの厚さに形成し、このフ
ィールド絶縁膜２で画成された領域に１００〜３００人
の薄い酸化シリコン膜３を形成する。そして、この酸化
シリコン膜３上に第１の耐酸化性絶縁膜としての窒化シ
リコンＷ！Ｊ、４を減圧気相成長法に・よって１００〜
５００人の厚さに成長させる。
次いで、全面に多結晶シリコン層を形成し、かつその上
に第２の耐酸化性絶縁膜としての窒化シリコン膜を形成
した後に、これらをフォトリソグラフィ技術によってパ
ターン形成し、同図（ｂ）のように上面に窒化シリコン
膜６を一体に有する記憶容量部の容量電極５、換言すれ
ば下層配線層を構成する。この時、前記多結晶シリコン
層からなる容量電極５は減圧気相成長法によって３００
０〜６０００人の厚さとし、窒化シリコン膜６は同様に
減圧気相成長法によって１００〜５００人の厚さに形成
する。
に第２の耐酸化性絶縁膜としての窒化シリコン膜を形成
した後に、これらをフォトリソグラフィ技術によってパ
ターン形成し、同図（ｂ）のように上面に窒化シリコン
膜６を一体に有する記憶容量部の容量電極５、換言すれ
ば下層配線層を構成する。この時、前記多結晶シリコン
層からなる容量電極５は減圧気相成長法によって３００
０〜６０００人の厚さとし、窒化シリコン膜６は同様に
減圧気相成長法によって１００〜５００人の厚さに形成
する。
次に、前記第１及び第２の耐酸化性絶縁膜（窒化シリコ
ン膜）４．６をマスクにして、露呈されている容量電極
５の端部側面を熱酸化処理し、同図（ｃ）のように、こ
の端部に１０００〜３０００人の厚い酸化シリコン膜７
を形成する。その上で、前記第１及び第２の耐酸化性絶
縁膜４，６の露呈部分を熱リン酸によって選択的に除去
し、かつ前記薄い酸化シリコン膜３を併せて除去した後
、熱酸化処理によって同図（ｄ）のように、半導体基板
１表面にはゲート絶縁膜としての酸化シリコン膜８を、
また前記容量電極５上面には層間絶縁膜としての酸化シ
リコン膜９を夫々形成する。この時、容量電極５を構成
する多結晶シリコンは所要量のリンがドープされている
ため、９００〜１０００℃のスチーム酸化処理では増殖
酸化され、リンをドープしていない半導体基板１表面の
ゲート絶縁膜よりも４〜５倍の厚さの酸化膜として形成
されることになる。
ン膜）４．６をマスクにして、露呈されている容量電極
５の端部側面を熱酸化処理し、同図（ｃ）のように、こ
の端部に１０００〜３０００人の厚い酸化シリコン膜７
を形成する。その上で、前記第１及び第２の耐酸化性絶
縁膜４，６の露呈部分を熱リン酸によって選択的に除去
し、かつ前記薄い酸化シリコン膜３を併せて除去した後
、熱酸化処理によって同図（ｄ）のように、半導体基板
１表面にはゲート絶縁膜としての酸化シリコン膜８を、
また前記容量電極５上面には層間絶縁膜としての酸化シ
リコン膜９を夫々形成する。この時、容量電極５を構成
する多結晶シリコンは所要量のリンがドープされている
ため、９００〜１０００℃のスチーム酸化処理では増殖
酸化され、リンをドープしていない半導体基板１表面の
ゲート絶縁膜よりも４〜５倍の厚さの酸化膜として形成
されることになる。
なお、前記薄い酸化シリコン膜３を除去する際に、容量
電極５側面の酸化シリコン膜７も一部エッチングされる
が、この再度の酸化工程によって酸化シリコン膜７はオ
ーバハングの存在しない良好な形状に修正される。
電極５側面の酸化シリコン膜７も一部エッチングされる
が、この再度の酸化工程によって酸化シリコン膜７はオ
ーバハングの存在しない良好な形状に修正される。
しかる後、ゲート電極となる多結晶シリコン層を減圧気
相成長法を用いて４０００〜６０００人の厚さに形成し
、フォトリソグラフィ技術によって所定のパターンに形
成して同図（ｅ）のゲート電極ＩＯ１換言すれば上層配
線層を形成する。この際、図外の配線層を同時に形成で
きることは言うまでもなく、これにより上下の各配線層
を有する多層配線構造が構成される。
相成長法を用いて４０００〜６０００人の厚さに形成し
、フォトリソグラフィ技術によって所定のパターンに形
成して同図（ｅ）のゲート電極ＩＯ１換言すれば上層配
線層を形成する。この際、図外の配線層を同時に形成で
きることは言うまでもなく、これにより上下の各配線層
を有する多層配線構造が構成される。
以下、ゲート雪掻１０等をマスクにして半導体基板ｌに
不純物を注入し、ソース・ドレイン領域としての拡散層
１１を形成し、これによりＭＯ３型ダイナミックメモリ
を完成する。
不純物を注入し、ソース・ドレイン領域としての拡散層
１１を形成し、これによりＭＯ３型ダイナミックメモリ
を完成する。
したがって、この方法により形成したＭＯ３型ダイナミ
ックメモリによれば、容量電極５の端部に形成する酸化
シリコン膜７を、第１及び第２の耐酸化性絶縁膜４，６
をマスクにして東独で熱酸化処理して形成しているので
、この酸化シリコン膜７を十分に厚く形成でき、しかも
オーバハングの無い形状に形成できる。このため、上層
配線層としてのゲート電極１０との間の絶縁耐圧を十分
高いものにできるとともに、酸化シリコン膜７下側での
多結晶シリコン等の残存をも防止でき、配線間の短絡を
防止することもできる。
ックメモリによれば、容量電極５の端部に形成する酸化
シリコン膜７を、第１及び第２の耐酸化性絶縁膜４，６
をマスクにして東独で熱酸化処理して形成しているので
、この酸化シリコン膜７を十分に厚く形成でき、しかも
オーバハングの無い形状に形成できる。このため、上層
配線層としてのゲート電極１０との間の絶縁耐圧を十分
高いものにできるとともに、酸化シリコン膜７下側での
多結晶シリコン等の残存をも防止でき、配線間の短絡を
防止することもできる。
なお、前記実施例ではＭＯ３型ダイナミックメモリに本
発明を適用した例を説明したが、例えばＣＯＤデバイス
やＵＵＦＲＯＭ等の多結晶シリコンを用いた多層配線構
造を有する半導体装置であれば同様に実施できることは
言うまでもない。
発明を適用した例を説明したが、例えばＣＯＤデバイス
やＵＵＦＲＯＭ等の多結晶シリコンを用いた多層配線構
造を有する半導体装置であれば同様に実施できることは
言うまでもない。
以上説明したように本発明は、第１の耐酸化性絶縁膜上
に下層配線層を形成するとともに、この上に第２の耐酸
化性絶縁膜を形成し、この下層配線層及び第２の耐酸化
性絶８！膜をパターン形成した後に前記第１及び第２の
耐酸化性絶縁膜をマスクにして前記下層配線層の側面に
熱酸化膜を形成し、その後生なくとも前記第２耐酸化性
絶縁膜を除去して下層配線層上に層間絶縁膜を形成し、
この上に上層配線層を形成して多層配線構造を形成して
いるので、下層配線層の側面のみに個別に熱酸化膜を形
成してこの部分の酸化膜を十分に厚くしかもオーバハン
グの無い状態に構成でき、これにより上層配線層との間
の絶縁耐圧を十分高いものにできるとともに、酸化膜下
での多結晶シリコンの残存もなく配線間の短絡を防止す
ることができ、信転性の高い多層配線構造を得ることが
できる。
に下層配線層を形成するとともに、この上に第２の耐酸
化性絶縁膜を形成し、この下層配線層及び第２の耐酸化
性絶８！膜をパターン形成した後に前記第１及び第２の
耐酸化性絶縁膜をマスクにして前記下層配線層の側面に
熱酸化膜を形成し、その後生なくとも前記第２耐酸化性
絶縁膜を除去して下層配線層上に層間絶縁膜を形成し、
この上に上層配線層を形成して多層配線構造を形成して
いるので、下層配線層の側面のみに個別に熱酸化膜を形
成してこの部分の酸化膜を十分に厚くしかもオーバハン
グの無い状態に構成でき、これにより上層配線層との間
の絶縁耐圧を十分高いものにできるとともに、酸化膜下
での多結晶シリコンの残存もなく配線間の短絡を防止す
ることができ、信転性の高い多層配線構造を得ることが
できる。
第１図（ａ）〜（ｅ）は本発明方法を工程順に示す断面
図、第２図（ａ）〜（ｄ）は従来方法を工程順に示す断
面図、第３図は従来の不具合を説明するための一部拡大
断面図である。 １．２１・・・半導体基板、２，２２・・・フィールド
絶縁膜、３，２３・・・酸化シリコン膜、４・・・窒化
シリコン膜（第１の耐酸化性絶縁膜）、５．２４・・・
容量電極（下層配線層）、６・・・窒化シリコン膜（第
２の耐酸化性絶縁膜）、８．２５・・・酸化シリコン膜
（ゲート絶縁膜）、７．９．２６・・・酸化シリコン膜
（層間絶縁膜）、１０．２７・・・ゲート電極、１１．
２８・・・拡散層。 第１図 第１図
図、第２図（ａ）〜（ｄ）は従来方法を工程順に示す断
面図、第３図は従来の不具合を説明するための一部拡大
断面図である。 １．２１・・・半導体基板、２，２２・・・フィールド
絶縁膜、３，２３・・・酸化シリコン膜、４・・・窒化
シリコン膜（第１の耐酸化性絶縁膜）、５．２４・・・
容量電極（下層配線層）、６・・・窒化シリコン膜（第
２の耐酸化性絶縁膜）、８．２５・・・酸化シリコン膜
（ゲート絶縁膜）、７．９．２６・・・酸化シリコン膜
（層間絶縁膜）、１０．２７・・・ゲート電極、１１．
２８・・・拡散層。 第１図 第１図
Claims (1)
- １、半導体基板上に多層配線構造を有する半導体装置の
製造方法において、前記半導体基板上に形成した第１の
耐酸化性絶縁膜上に下層配線層を形成する工程と、この
下層配線層上に第２の耐酸化性絶縁膜を形成し、この下
層配線層及び第２の耐酸化性絶縁膜を所要の形状にパタ
ーン形成する工程と、前記第１及び第２の耐酸化性絶縁
膜をマスクにして熱処理を行い前記下層配線層の側面に
熱酸化膜を形成する工程と、少なくとも前記第２耐酸化
性絶縁膜を除去して下層配線層上に層間絶縁膜を形成す
る工程と、この層間絶縁膜上に上層配線層を形成する工
程とを備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18606385A JPS6246545A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18606385A JPS6246545A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6246545A true JPS6246545A (ja) | 1987-02-28 |
| JPH0571138B2 JPH0571138B2 (ja) | 1993-10-06 |
Family
ID=16181739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18606385A Granted JPS6246545A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254940A (ja) * | 1985-09-04 | 1987-03-10 | Toshiba Corp | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132275A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its production |
| JPS56137657A (en) * | 1980-03-29 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1985
- 1985-08-23 JP JP18606385A patent/JPS6246545A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132275A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its production |
| JPS56137657A (en) * | 1980-03-29 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254940A (ja) * | 1985-09-04 | 1987-03-10 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0571138B2 (ja) | 1993-10-06 |
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