JPH02292819A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置の製造方法に関し、特に、眉間絶
縁膜にコンタクトホールを精度良く開孔できる半導体装
置の製造方法に関する。

（従来の技術） 半導体集積回路装置の高集積化が進むにつれ、水平方向
には寸法の縮小、垂直方向には積層化が達成され、ウエ
ーハ表面の凹凸の程度が増加してきた。ウェーハ表面の
凹凸は、配線の断線・短絡やリソグラフィーの解像度低
下を招く。そのため層間絶縁膜の平坦化技術が重要とな
ってきており、Ｂｐｓｃ４のりフロー法や、ＳＯＧ法、
エッチバック法などが実用化されている。

平坦化技術によって層間絶縁膜の平坦度が増加する程、
眉間絶縁膜の膜厚は、ウェーハ内の位置により、下地の
断差形状に依存して変化する。平坦化された眉間絶縁膜
上の配線と、咳層間絶縁膜下の配線や拡散層とを接続す
るために、従来は、１回のリソグラフィー工程とエッチ
ング工程によって該眉間絶縁膜に形成すべきすべてのコ
ンタクトホールを同時に形成していた。

以下、従来例について図面を参照しながら説明する。第
２図（ａ）〜（ｄ）は、従来のＦＥＴ製造方法の１例を
示す模式断面図である。シリコン基板ｌ上に、素子分離
領域２、ゲート絶縁膜３、ゲート電極４、ソース、ドレ
イン拡散層５ａ、５ｂを形成する。これらの全面を覆う
層間絶縁膜としてＢＰＳＧ膜６を堆積し、平坦化のため
の熱処理を行う。

その後、フォトレジストを塗布し、このフォトレジスト
をバターニングしてエッチングマスク７を形成する（第
２図（ａ））。続いてこのエッチングマスク７を用いて
コンタクトホール８、９ａ、９ｂを同時に形成するため
のエッチングを行う。このエッチングに於いては、浅い
コンタクトホール８が開孔された時点では深いコンタク
トホール９ａ、９ｂは未だ間孔されていない（第２図（
ｂ））。

深いコンタクトホール９ａ、９ｂが開孔された時点にお
いて、浅いコンタクトホール８はオーバエッチングされ
ており、下地であるゲート電極４の表面は、望まぬエッ
チングを受けてしまう（第２図（ｃ））。エッチングマ
スク７を除去した後、通常の方法により配線層１０、ｌ
ｌａ及びｌｌｂを形成して、第２図（ｄ）にしめすＦＥ
Ｔ構造を得た。

（発明が解決しようとする課題） 眉間絶縁膜が平坦化される程、層間絶縁膜の膜厚は下地
の断差形状に依存して変化している。

このように形成すべきコンタクトホールの深さはウエー
ハ内の位置によって異なっているので、すべてのコンタ
クトにおける電気的導通を得るためには、一番深いコン
タクトホールを開孔するのに充分な量のエッチングを行
う必要がある。したがって、このとき比較的浅く形成す
べきコンタクトホールでは、下地表面を過度にエッチン
グしてしまうという問題が生じる。

このような下地のオーバエッチングは種々の悪影響を生
じる。例えば、該下地が拡散層である場合には、該拡散
層の表面不純物濃度が変化し、そのためコンタクト抵抗
のばらつきが発生し、半導体集積回路装置の性能及び歩
留りが劣化する。特に該下地のオーバエッチング深さが
、該拡散層の接合深さに対して無視できない大きさであ
る場合には、コンタクト抵抗の増加、非オーミンク化、
接合リーク電流の増加等が生じる可能性があり、コンタ
クトの電気特性は著しく劣化する。また、下地が通常の
配線の場合でも、下地材料の過度のオーバエッチングは
コンタクトホールのアスベクト比を増加させるだけでな
く、下地材料の表面に種々のダメージを与えることにな
る。これらのことは、配線及びコンタクトの信鯨性を低
下させ、半導体装置の歩留りを著しく劣化させる。特に
下地がゲート電極の場合、過度のオーバエッチングはゲ
ート絶縁膜を破壊ないし劣化させることになる。

本発明は上記の課題を解決するものであり、深さの異な
ったコンタクトホールを下地層をオーバエッチングする
ことなく開孔することのできる半導体装置の製造方法を
提供することを目的としている。

（課題を解決するための手段） 本発明の半導体装置の製造方法は、少なくとも２種類の
異なった深さを有する複数のコンタクトホールを備えた
半導体装置の製造方法に於いて、該深さの１種類を有す
るコンタクトホールを形成するためのエッチングパター
ンの形成と、該パターンを用いたエッチングによる該深
さを有するコンタクトホールの開孔とを繰り返して、該
複数のコンタクトホールを開孔する工程を包含し、その
ことにより上記目的が達成される。

（実施例） 以下に本発明の一実施例を図面に基づいて詳細に説明す
る。

第１図（ａ）〜（ｈ）に本実施例の各工程を模式的に示
す。先ず、シリコン基板１上に通常の方法により、素子
分離領域２、ゲート絶縁膜３、ゲート電極４、ソース拡
散層５ａ、及びドレイン拡散層５ｂを形成した（第１図
（ａ））。ゲート電極４の厚さは４５０ｎｍとした。

眉間絶縁膜として、ＢＰＳＧ膜６を６００ｎｍの厚さに
ＣＶＤ法により全面に堆積した（第１図（ｂ）），ＢＰ
ＳＧ膜６　（７），｝−ｔ］　７濃度は３．５〜３．７
重量％、リン濃度は３．６〜３．８ｍｏ１％とした。

平坦化のために、熱処理を９００〜９５０゜Ｃで約４０
分間行った（第１図（Ｃ））。その後、フォトレジスト
を全面に塗布し、コンタクトホールパターン形成用の第
１のフォトマスクを用いて該フォトレジストをバターニ
ングして第１の工・ンチングマスク７ａを形成した（第
１図（ｄ））。この第１のフォトマスクは、ＢＰＳＧ膜
６の膜厚が比較的薄い部分に浅いコンタクトホールを形
成するためのものである。この第１のエッチングマスク
７ａを用いてＢＰＳＣ；膜６を下地ゲート電極４までエ
ッチングして、深さ５　０　０　ｎｍの第１のコンタク
トホール８を開孔した（第１図（ｅ））。

第１のエッチングマスク７ａを除去した後、再びフォト
レジストを塗布して、ＢＰＳＣ；膜６の膜厚が比較的厚
い部分に深いコンタクトホールを形成するための第２図
のフォトマスクを用いて該フォトレジストをバターニン
グして第２の工・冫チングマスク７ｂを形成した（第１
図（ｆ））。この第２のエンチングマスク７ｂを用いて
ＢＰＳＧ膜６を下地拡散層５ａ、５ｂまでエッチングし
て深さ１１００ｎｍの第２図のコンタクトホール９ａ，
９ｂを開孔した（第１図（ロ））。

エッチングマスク７ｂを除去した後、通常の方法により
、配線層１０、ｌｌａ及びｌｌｂを形成して、第１図（
ｈ）に示すＦＥＴ構造を得た。

このようにして、下地をオーバエッチングすることなく
、浅いコンタクトホール８及び深いコンタクトホール９
ａ，９ｂを開孔することができる。

本実施例においては、最初に浅いコンタクトホール８を
開孔してから深いコンタクトホール９ａ、９ｂを開孔し
た。この開札の順序は任意であり、逆にしても良い。ま
た、眉間絶縁膜としてＢＰＳＧ膜６を使用して平坦化を
行ったが、他の方法、たとえばＳＯＧ法、エッチハシク
法を使用しても良い。

コンタクトホールの深さが３種類以上ある場合には、第
１図（ｆ）及び（ｇ）の工程を必要回数繰返して行う。

（発明の効果） 本発明によれば、コンタクトホールの深さに応じた適切
なエッチングが可能となるので、浅いコンタクトホール
の下地に対する過度のオーバエッチングを防ぐことがで
きる。従って、多くの種類の深さのコンタクトホールを
有する半導体装置を歩留良く製造することが可能となる
。

土一皿画少薗連止 第１図（ａ）〜（ロ）は、本発明の一実施例を説明する
ための模式断面図、第２図（ａ）〜（ｄ）は、従来の方
法を説明するための模式断面図である。

１・・・シリコン基板、２・・・素子分離領域、３・・
・ゲート絶縁膜、４・・・ゲート電極、５ａ・・・ソー
ス拡散層、５ｂ・・・ドレイン拡散層、６・・・ＢＰＳ
Ｇ膜、７、１ａ，１ｂ・・・エッチングマスク、訃・・
浅いコンタクトホール、９ａ，９ｂ・・・深いコンタク
トホーノレ、１０、ｌｌａ，ｌｌｂ・・・配線。

以上

Claims (1)

1. 【特許請求の範囲】 １、少なくとも２種類の異なった深さを有する複数のコ
   ンタクトホールを備えた半導体装置の製造方法に於いて
   、 該深さの１種類を有するコンタクトホールを形成するた
   めのエッチングパターンの形成と、該パターンを用いた
   エッチングによる該深さを有するコンタクトホールの開
   孔とを繰り返して、該複数のコンタクトホールを開孔す
   る工程を包含する半導体装置の製造方法。