JPH04313232A - 高密度多層金属配線パターンをもつ集積回路構造及びその製造方法 - Google Patents
高密度多層金属配線パターンをもつ集積回路構造及びその製造方法Info
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- JPH04313232A JPH04313232A JP3273550A JP27355091A JPH04313232A JP H04313232 A JPH04313232 A JP H04313232A JP 3273550 A JP3273550 A JP 3273550A JP 27355091 A JP27355091 A JP 27355091A JP H04313232 A JPH04313232 A JP H04313232A
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- 238000004519 manufacturing process Methods 0.000 title abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims abstract description 115
- 239000002184 metal Substances 0.000 claims abstract description 115
- 238000000034 method Methods 0.000 claims abstract description 58
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 36
- 238000009413 insulation Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000001312 dry etching Methods 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 44
- 238000000151 deposition Methods 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 22
- 235000012239 silicon dioxide Nutrition 0.000 claims description 21
- 239000000377 silicon dioxide Substances 0.000 claims description 21
- 239000012212 insulator Substances 0.000 claims description 20
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- 239000004642 Polyimide Substances 0.000 claims description 15
- 229920001721 polyimide Polymers 0.000 claims description 15
- 238000001020 plasma etching Methods 0.000 claims description 13
- 230000008021 deposition Effects 0.000 claims description 7
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 238000012876 topography Methods 0.000 claims description 3
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 claims 2
- 230000000873 masking effect Effects 0.000 claims 2
- 230000000149 penetrating effect Effects 0.000 claims 1
- 238000007740 vapor deposition Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 103
- 150000004767 nitrides Chemical class 0.000 description 8
- 239000011295 pitch Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 239000010409 thin film Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910018182 Al—Cu Inorganic materials 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- PUPZLCDOIYMWBV-UHFFFAOYSA-N (+/-)-1,3-Butanediol Chemical group CC(O)CCO PUPZLCDOIYMWBV-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 1
- LSNNMFCWUKXFEE-UHFFFAOYSA-M Bisulfite Chemical compound OS([O-])=O LSNNMFCWUKXFEE-UHFFFAOYSA-M 0.000 description 1
- SECXISVLQFMRJM-UHFFFAOYSA-N N-Methylpyrrolidone Chemical compound CN1CCCC1=O SECXISVLQFMRJM-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- URQUNWYOBNUYJQ-UHFFFAOYSA-N diazonaphthoquinone Chemical compound C1=CC=C2C(=O)C(=[N]=[N])C=CC2=C1 URQUNWYOBNUYJQ-UHFFFAOYSA-N 0.000 description 1
- 150000005690 diesters Chemical group 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002355 dual-layer Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920001568 phenolic resin Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、導体・絶縁体層が上に
形成された集積回路を製造するための方法に関し、より
詳しくは、集積回路上に高密度多層金属配線パターンを
製造するための方法に関する。本発明はまた、本発明に
よる方法を用いて作られる、高密度多層金属配線パター
ンをもつ集積回路構造に関する。
形成された集積回路を製造するための方法に関し、より
詳しくは、集積回路上に高密度多層金属配線パターンを
製造するための方法に関する。本発明はまた、本発明に
よる方法を用いて作られる、高密度多層金属配線パター
ンをもつ集積回路構造に関する。
【０００２】
【従来の技術】集積回路は、単一のチップの上に複雑な
回路構造をもたらす周知の装置である。この装置は、新
しい応用例に必要なデバイスの数が増加するにつれて、
ますます複雑になってきた。これらの要件を満たす１つ
の技法は、チップのサイズを大きくすることである。他
の１つの技法は、集積回路の個々の構成要素のサイズを
小さくすることである。これらの技術には、それぞれ問
題があり、集積回路の密度を高めるための周知の技術は
理論的限界に達したので、集積回路の密度と複雑さを高
めるための新しい方法が探索されてきた。この要求に対
する１つの回答は、半導体基板上にデバイスを配置する
際により高いフレキシビリティを持たせるために、多層
相互接続構造にすることである。
回路構造をもたらす周知の装置である。この装置は、新
しい応用例に必要なデバイスの数が増加するにつれて、
ますます複雑になってきた。これらの要件を満たす１つ
の技法は、チップのサイズを大きくすることである。他
の１つの技法は、集積回路の個々の構成要素のサイズを
小さくすることである。これらの技術には、それぞれ問
題があり、集積回路の密度を高めるための周知の技術は
理論的限界に達したので、集積回路の密度と複雑さを高
めるための新しい方法が探索されてきた。この要求に対
する１つの回答は、半導体基板上にデバイスを配置する
際により高いフレキシビリティを持たせるために、多層
相互接続構造にすることである。
【０００３】周知の１つの多層相互接続技法は、集積回
路上に第１の相互接続用金属配線層を付着することであ
る。次に、第１金属配線層を覆って絶縁層を付着する。 また場合によっては、フォトレジストの補助層を加え、
フォトレジストと絶縁誘電層とを実質的に同じ速度でエ
ッチングして、デバイスを平面化することにより、集積
回路を平面化する（Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍ．
Ｓｏｃ．、Ｖｏｌ． １２８、Ｎｏ． ２（１９８１年
）ｐｐ．４２３〜４２９ 、Ａ・Ｃ・アダムス（Ａｄａ
ｍｓ）他 ”Ｐｌａｎａｒｉｚａｔｉｏｎ ｏｆ Ｐｈ
ｏｓｐｈｏｒｏｕｓ−Ｄｏｐｅｄ ＳｉｌｉｃｏｎＤｉ
ｏｘｉｄｅ” 参照）。
路上に第１の相互接続用金属配線層を付着することであ
る。次に、第１金属配線層を覆って絶縁層を付着する。 また場合によっては、フォトレジストの補助層を加え、
フォトレジストと絶縁誘電層とを実質的に同じ速度でエ
ッチングして、デバイスを平面化することにより、集積
回路を平面化する（Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍ．
Ｓｏｃ．、Ｖｏｌ． １２８、Ｎｏ． ２（１９８１年
）ｐｐ．４２３〜４２９ 、Ａ・Ｃ・アダムス（Ａｄａ
ｍｓ）他 ”Ｐｌａｎａｒｉｚａｔｉｏｎ ｏｆ Ｐｈ
ｏｓｐｈｏｒｏｕｓ−Ｄｏｐｅｄ ＳｉｌｉｃｏｎＤｉ
ｏｘｉｄｅ” 参照）。
【０００４】有機補助層及びバック・エッチング段階を
も使用する他の方法は、ドイツ公開特許明細書第３３４
５０４０Ａｌ号から知られる。この方法は、平面化層と
して、絶縁表面上の金属配線パターンに付着されたポリ
イミド層を使用する。ポリイミド層の表面全体を、金属
配線パターンが露出するような深さまで乾式エッチング
によってバック・エッチングする。この段階に続いて、
無機絶縁層を所望の厚さに付着する。
も使用する他の方法は、ドイツ公開特許明細書第３３４
５０４０Ａｌ号から知られる。この方法は、平面化層と
して、絶縁表面上の金属配線パターンに付着されたポリ
イミド層を使用する。ポリイミド層の表面全体を、金属
配線パターンが露出するような深さまで乾式エッチング
によってバック・エッチングする。この段階に続いて、
無機絶縁層を所望の厚さに付着する。
【０００５】さらに改善された平面化の方法が、欧州特
許出願第８７１０６５６１．１Ａ１号（０２４４８４８
）に記載されている。この方法では、金属配線パターン
を、基板上の金属配線パターンとコンフォーマルな無機
絶縁層によって不動態化する。次に、有機補助層を付着
して平坦な表面を得る。有機補助層とその下にある無機
絶縁層を、マグネトロン乾式エッチング装置で、同じエ
ッチング速度で有機補助層が完全に除去される時間だけ
エッチングする。次に、第２の一連の無機絶縁層と有機
補助層を付着し、エッチングする。バック・エッチング
段階の後に無機絶縁層の平坦な表面が得られるまで、こ
の工程を繰り返す。
許出願第８７１０６５６１．１Ａ１号（０２４４８４８
）に記載されている。この方法では、金属配線パターン
を、基板上の金属配線パターンとコンフォーマルな無機
絶縁層によって不動態化する。次に、有機補助層を付着
して平坦な表面を得る。有機補助層とその下にある無機
絶縁層を、マグネトロン乾式エッチング装置で、同じエ
ッチング速度で有機補助層が完全に除去される時間だけ
エッチングする。次に、第２の一連の無機絶縁層と有機
補助層を付着し、エッチングする。バック・エッチング
段階の後に無機絶縁層の平坦な表面が得られるまで、こ
の工程を繰り返す。
【０００６】
【発明が解決しようとする課題】本発明の目的は、集積
回路基板上に高密度多層金属配線パターンを製作するた
めの、信頼性のある方法を提供することである。
回路基板上に高密度多層金属配線パターンを製作するた
めの、信頼性のある方法を提供することである。
【０００７】本発明による方法は、例えば集積ＣＭＯＳ
デバイスなどの高性能ＶＬＳＩ集積回路の製造に特に適
している。
デバイスなどの高性能ＶＬＳＩ集積回路の製造に特に適
している。
【０００８】本発明はまた、本発明による方法で作られ
た集積回路構造も含む。
た集積回路構造も含む。
【０００９】
【課題を解決するための手段】本発明によれば、従来の
方法を用いて基板中に集積回路の構成要素を形成するこ
とができる。次に、少なくとも１つの集積回路を有する
半導体基板上に第１金属配線パターンを形成する。次に
、第１金属配線パターンの上に二重層絶縁物の第１層を
付着し、前記の第１層の上にフォトレジスト層を付着し
て、前記金属配線パターンの微細構造を平面化し、かつ
導電性パッド上でのフォトプロセスによってパッド・マ
スクを画定する。微細構造を平面化するために、フォト
レジスト層と二重層絶縁物の第１層を、実質的に同じ速
度で所望の深さまで反応性イオン・エッチングする。 この反応性イオン・エッチング（ＲＩＥ）ステップによ
って、パッド・マスク領域から二重層絶縁物の第１層も
除去され、これによって前記の導電性パッドの上の金属
パッドが露出する。平面化された微細構造の上面に二重
層絶縁物の第２層を付着し、複数の乾式エッチング段階
によって前記の層中にバイアを開ける。この第２層上に
第２の金属配線パターンを形成する。次に、前記の第２
金属配線パターンの上面に別の二重層絶縁物を付着する
。第１層は無機質であり、第２層は有機質である。前記
の層中にバイアを開けた後に、第３の金属配線パターン
を付着する。任意選択として、集積回路上に第４の金属
配線パターンを形成することもできる。
方法を用いて基板中に集積回路の構成要素を形成するこ
とができる。次に、少なくとも１つの集積回路を有する
半導体基板上に第１金属配線パターンを形成する。次に
、第１金属配線パターンの上に二重層絶縁物の第１層を
付着し、前記の第１層の上にフォトレジスト層を付着し
て、前記金属配線パターンの微細構造を平面化し、かつ
導電性パッド上でのフォトプロセスによってパッド・マ
スクを画定する。微細構造を平面化するために、フォト
レジスト層と二重層絶縁物の第１層を、実質的に同じ速
度で所望の深さまで反応性イオン・エッチングする。 この反応性イオン・エッチング（ＲＩＥ）ステップによ
って、パッド・マスク領域から二重層絶縁物の第１層も
除去され、これによって前記の導電性パッドの上の金属
パッドが露出する。平面化された微細構造の上面に二重
層絶縁物の第２層を付着し、複数の乾式エッチング段階
によって前記の層中にバイアを開ける。この第２層上に
第２の金属配線パターンを形成する。次に、前記の第２
金属配線パターンの上面に別の二重層絶縁物を付着する
。第１層は無機質であり、第２層は有機質である。前記
の層中にバイアを開けた後に、第３の金属配線パターン
を付着する。任意選択として、集積回路上に第４の金属
配線パターンを形成することもできる。
【００１０】上述のように、本発明によって作られる多
層金属配線パターンは、集積ＣＭＯＳデバイス上に付着
するのに特に適している。集積相補型金属酸化膜半導体
（ＣＭＯＳ）デバイスを作るためのＣＭＯＳ工程は、ト
レンチの形成と充てん、ＮウェルまたはＰウェル、埋込
み型酸化物、ポリシリコン・ゲートの形成、及びソース
／ドレーンの注入などの、複数のプロセス機能を含む。 注入の後に、ソース領域とドレーン領域の上、及びポリ
シリコン・ゲート上に金属ケイ化物を形成する。窒化ケ
イ素障壁層を形成し、絶縁層としてのホウリンケイ酸ガ
ラス（ＢＰＳＧ）を付着し、接触ホールをエッチングす
ると、ＣＭＯＳ工程ラインの前半が完了する。
層金属配線パターンは、集積ＣＭＯＳデバイス上に付着
するのに特に適している。集積相補型金属酸化膜半導体
（ＣＭＯＳ）デバイスを作るためのＣＭＯＳ工程は、ト
レンチの形成と充てん、ＮウェルまたはＰウェル、埋込
み型酸化物、ポリシリコン・ゲートの形成、及びソース
／ドレーンの注入などの、複数のプロセス機能を含む。 注入の後に、ソース領域とドレーン領域の上、及びポリ
シリコン・ゲート上に金属ケイ化物を形成する。窒化ケ
イ素障壁層を形成し、絶縁層としてのホウリンケイ酸ガ
ラス（ＢＰＳＧ）を付着し、接触ホールをエッチングす
ると、ＣＭＯＳ工程ラインの前半が完了する。
【００１１】この工程ラインの後半は、本発明の方法に
よる多層金属配線パターンの形成に関係する。個々のデ
バイスの間にフィールド酸化物または絶縁酸化物を使用
するＣＭＯＳデバイスでは、酸化物領域の上とデバイス
拡散領域の上に付着される金属配線パターンは、高さが
異なる。この高さの違いを補正しなければならない。そ
うしないと、デバイス上に次の相互接続用金属配線層を
付着するのが難しくなり、また高いレベルにあるバイア
は低いレベルにあるバイアよりエッチングされる幅が広
くなるからである。
よる多層金属配線パターンの形成に関係する。個々のデ
バイスの間にフィールド酸化物または絶縁酸化物を使用
するＣＭＯＳデバイスでは、酸化物領域の上とデバイス
拡散領域の上に付着される金属配線パターンは、高さが
異なる。この高さの違いを補正しなければならない。そ
うしないと、デバイス上に次の相互接続用金属配線層を
付着するのが難しくなり、また高いレベルにあるバイア
は低いレベルにあるバイアよりエッチングされる幅が広
くなるからである。
【００１２】高さの違いは、二重層絶縁物の第１層の上
に形成されたパッド・バイア・マスクの平面化によって
、補償される。反応性イオン・エッチング段階で、第１
金属配線パターンによって形成された微細構造が補正さ
れ、同時に、平面化が難しい金属パッド領域が開かれる
。
に形成されたパッド・バイア・マスクの平面化によって
、補償される。反応性イオン・エッチング段階で、第１
金属配線パターンによって形成された微細構造が補正さ
れ、同時に、平面化が難しい金属パッド領域が開かれる
。
【００１３】二重層絶縁物の第１層の平面化の後、及び
第２層の付着の後に、第２の平面化反応性イオン・エッ
チング工程を導入することもできる。この工程は、第２
フォトレジスト層の付着と、このフォトレジスト層及び
二重層絶縁物の第２層のバック・エッチングを含むもの
で、平面化をさらに改善し、二重層絶縁物のプラズマ付
着された第２層の中での空隙の形成を防止する。
第２層の付着の後に、第２の平面化反応性イオン・エッ
チング工程を導入することもできる。この工程は、第２
フォトレジスト層の付着と、このフォトレジスト層及び
二重層絶縁物の第２層のバック・エッチングを含むもの
で、平面化をさらに改善し、二重層絶縁物のプラズマ付
着された第２層の中での空隙の形成を防止する。
【００１４】本発明による方法の別の重要な機能は、第
１金属配線パターンと第２金属配線パターン、または第
２金属配線パターンと第３金属配線パターンをそれぞれ
分離するための、二重層絶縁物の形成である。第１金属
配線パターンと第２金属配線パターンの間の二重層絶縁
物は、プラズマ付着された窒化ケイ素とプラズマ付着さ
れた酸化ケイ素を含み、プラズマ付着された窒化物の反
応性イオン・エッチングによる平面化を伴なう。第２の
金属配線パターンと第３金属配線パターンの間の二重層
絶縁物は、プラズマ付着された窒化ケイ素とポリイミド
を含む。
１金属配線パターンと第２金属配線パターン、または第
２金属配線パターンと第３金属配線パターンをそれぞれ
分離するための、二重層絶縁物の形成である。第１金属
配線パターンと第２金属配線パターンの間の二重層絶縁
物は、プラズマ付着された窒化ケイ素とプラズマ付着さ
れた酸化ケイ素を含み、プラズマ付着された窒化物の反
応性イオン・エッチングによる平面化を伴なう。第２の
金属配線パターンと第３金属配線パターンの間の二重層
絶縁物は、プラズマ付着された窒化ケイ素とポリイミド
を含む。
【００１５】第１二重層絶縁物の厚さは約１μｍであり
、第２二重層絶縁物の厚さは、２μｍ未満である。第１
及び第２金属配線パターンの厚さは１μｍ未満であり、
第３金属配線パターンの厚さは１μｍ超である。
、第２二重層絶縁物の厚さは、２μｍ未満である。第１
及び第２金属配線パターンの厚さは１μｍ未満であり、
第３金属配線パターンの厚さは１μｍ超である。
【００１６】本発明による方法のもう１つの重要な機能
は、小さな金属ピッチを画定できることである。この場
合、ピッチは、平面図を見るとわかるように、金属線の
幅とその隣接線からの離隔距離の和として定義される。 小さな金属ピッチを画定するために、リフトオフ技法が
使用されてきた。第１及び第２金属配線の金属ピッチは
３μｍ未満であり、第３金属配線の金属ピッチは３μｍ
超である。
は、小さな金属ピッチを画定できることである。この場
合、ピッチは、平面図を見るとわかるように、金属線の
幅とその隣接線からの離隔距離の和として定義される。 小さな金属ピッチを画定するために、リフトオフ技法が
使用されてきた。第１及び第２金属配線の金属ピッチは
３μｍ未満であり、第３金属配線の金属ピッチは３μｍ
超である。
【００１７】
【実施例】図１は、ＣＭＯＳ集積回路構造の断面図であ
り、このＣＭＯＳ集積回路構造の上に、本発明に従って
複数の絶縁材料層で分離された高密度の多層金属配線パ
ターンが生成される。この構造は次のものから成る。す
なわち、ｐ型シリコンの基板（１０）、半埋込み型熱成
長酸化物ＳＲＯＸ（１１）、低圧化学蒸着によって付着
され、集積回路の他の部分に接続するための相互接続線
（１２）とゲート（１３）を決定する、ドーピングされ
たポリシリコン（１２，１３）、ホウリンケイ酸ガラス
（ＢＰＳＧ）絶縁物（１４）、及び基板（図示せず）中
で第１段の金属配線をソース／ドレーンなどの活性領域
と電気的に接触させるための接触ホール（１５）がある
。接触ホールは、高精度ステッパを使用した光処理及び
反応性イオン・エッチング工程における輪郭エッチング
によって画定される。その結果得られるホールは、直径
が１μｍ未満である。Ａ、Ｂ、Ｃ、Ｄは、金属配線が、
ホウリンケイ酸ガラス層の不規則な表面および微細構造
にもかかわらず、ホウリンケイ酸ガラス絶縁物の上面を
横切る点を示す。
り、このＣＭＯＳ集積回路構造の上に、本発明に従って
複数の絶縁材料層で分離された高密度の多層金属配線パ
ターンが生成される。この構造は次のものから成る。す
なわち、ｐ型シリコンの基板（１０）、半埋込み型熱成
長酸化物ＳＲＯＸ（１１）、低圧化学蒸着によって付着
され、集積回路の他の部分に接続するための相互接続線
（１２）とゲート（１３）を決定する、ドーピングされ
たポリシリコン（１２，１３）、ホウリンケイ酸ガラス
（ＢＰＳＧ）絶縁物（１４）、及び基板（図示せず）中
で第１段の金属配線をソース／ドレーンなどの活性領域
と電気的に接触させるための接触ホール（１５）がある
。接触ホールは、高精度ステッパを使用した光処理及び
反応性イオン・エッチング工程における輪郭エッチング
によって画定される。その結果得られるホールは、直径
が１μｍ未満である。Ａ、Ｂ、Ｃ、Ｄは、金属配線が、
ホウリンケイ酸ガラス層の不規則な表面および微細構造
にもかかわらず、ホウリンケイ酸ガラス絶縁物の上面を
横切る点を示す。
【００１８】次の工程段階は、図２に示すように、リフ
トオフ技法による第１段相互接続金属配線パターンの画
定である。まず基板（１４、１０）にリフトオフ・ステ
ンシル（１６）を付着し、金属薄膜（１７Ａ、１７Ｂ）
を蒸着し、次いでステンシル（１６）の上面の薄膜をリ
フトオフする。第１金属配線に使用する薄膜は、チタン
（１７Ａ）とＡｌ−Ｃｕベースの合金（１７Ｂ）とから
成り、その厚さは１μｍ未満であるが、約０．６μｍで
あることが好ましい。金属ピッチは３μｍ未満である。
トオフ技法による第１段相互接続金属配線パターンの画
定である。まず基板（１４、１０）にリフトオフ・ステ
ンシル（１６）を付着し、金属薄膜（１７Ａ、１７Ｂ）
を蒸着し、次いでステンシル（１６）の上面の薄膜をリ
フトオフする。第１金属配線に使用する薄膜は、チタン
（１７Ａ）とＡｌ−Ｃｕベースの合金（１７Ｂ）とから
成り、その厚さは１μｍ未満であるが、約０．６μｍで
あることが好ましい。金属ピッチは３μｍ未満である。
【００１９】次に、二重層絶縁物の第１層（図３の１８
）、即ち、厚さ０．４μｍのプラズマ窒化物を付着する
。プラズマ窒化物は、集積回路の微細構造全体にわたっ
て同じ厚さをもつ、非常に均一な層である。それから、
フォトレジスト層（１９）を付着する。窒化物と異なり
、フォトレジスト層は均一層ではなく、平面化層である
。この層の公称厚さは１〜２μｍである。この目的に適
したフォトレジストは、たとえば、可溶性フェノール樹
脂と増感剤から形成されるポジティブ・レジストである
。増感剤は、１−オキソ−２−ジアゾナフタリンスルホ
ン酸と非対称の一級または二級脂肪族ジオールのジエス
テルである。この脂肪族ジオールは、幾何異性体および
ジアステレオ異性体の混合物である（米国特許第４３９
７９３７号参照）。図３の左側に示したフォトレジスト
層は、平面化層として作用する。この層はまた、たとえ
ばポリシリコン・パッド（１２Ａ）上の金属パッド（１
７Ａ、１７Ｂ）のフォトプロセスによってパッド・マス
クを画定する働きをする。金属パッドは、ポリシリコン
・パッドへの直接接点として使用され、集積回路の種々
の入出力パッドを接続するための追加能力または代替能
力を提供する。図３の右側には、窒化ケイ素層（１８）
で覆われた金属パッド（１７Ａ、１７Ｂ）を示す。 次に、フォトレジスト層（１９）と窒化ケイ素段間絶縁
層（１８）を、反応性イオン・エッチング工程で流量約
５０ｓｃｃｍ／分、圧力約４０μバール（４Ｎ／ｍ２）
のＣＦ４エッチング・ガスを用いて、図３に示した点線
の所までエッチングする。この条件の下で、フォトレジ
ストと窒化ケイ素のエッチング速度比は約１：１である
。フォトレジストと窒化ケイ素の平面エッチングと同時
に、金属パッド（１７Ａ、１７Ｂ）を覆う窒化ケイ素（
１８）が除去され、金属パッド（１７Ａ、１７Ｂ）が開
かれる。最後に、残りのフォトレジスト（２０）をＮ−
メチルピロリドンで剥離するか、またはＯ２プラズマ中
でアッシングして除去する。ここに述べた技術によって
、構造物の微細構造を約０．５μｍだけ減らすことがで
きる。この平面化特性によって、第２金属配線の信頼性
が著しく向上する。
）、即ち、厚さ０．４μｍのプラズマ窒化物を付着する
。プラズマ窒化物は、集積回路の微細構造全体にわたっ
て同じ厚さをもつ、非常に均一な層である。それから、
フォトレジスト層（１９）を付着する。窒化物と異なり
、フォトレジスト層は均一層ではなく、平面化層である
。この層の公称厚さは１〜２μｍである。この目的に適
したフォトレジストは、たとえば、可溶性フェノール樹
脂と増感剤から形成されるポジティブ・レジストである
。増感剤は、１−オキソ−２−ジアゾナフタリンスルホ
ン酸と非対称の一級または二級脂肪族ジオールのジエス
テルである。この脂肪族ジオールは、幾何異性体および
ジアステレオ異性体の混合物である（米国特許第４３９
７９３７号参照）。図３の左側に示したフォトレジスト
層は、平面化層として作用する。この層はまた、たとえ
ばポリシリコン・パッド（１２Ａ）上の金属パッド（１
７Ａ、１７Ｂ）のフォトプロセスによってパッド・マス
クを画定する働きをする。金属パッドは、ポリシリコン
・パッドへの直接接点として使用され、集積回路の種々
の入出力パッドを接続するための追加能力または代替能
力を提供する。図３の右側には、窒化ケイ素層（１８）
で覆われた金属パッド（１７Ａ、１７Ｂ）を示す。 次に、フォトレジスト層（１９）と窒化ケイ素段間絶縁
層（１８）を、反応性イオン・エッチング工程で流量約
５０ｓｃｃｍ／分、圧力約４０μバール（４Ｎ／ｍ２）
のＣＦ４エッチング・ガスを用いて、図３に示した点線
の所までエッチングする。この条件の下で、フォトレジ
ストと窒化ケイ素のエッチング速度比は約１：１である
。フォトレジストと窒化ケイ素の平面エッチングと同時
に、金属パッド（１７Ａ、１７Ｂ）を覆う窒化ケイ素（
１８）が除去され、金属パッド（１７Ａ、１７Ｂ）が開
かれる。最後に、残りのフォトレジスト（２０）をＮ−
メチルピロリドンで剥離するか、またはＯ２プラズマ中
でアッシングして除去する。ここに述べた技術によって
、構造物の微細構造を約０．５μｍだけ減らすことがで
きる。この平面化特性によって、第２金属配線の信頼性
が著しく向上する。
【００２０】図４は図３の部分拡大図で、シリコン基板
（１０）、埋込み型酸化物（１１）、及びポリシリコン
（１２Ａ）から成る一連の層を覆う厚さ約５０μｍの開
かれた金属パッド（１７Ａ、１７Ｂ）を示す。点Ａ、Ｂ
、Ｃの所で第１金属配線物を覆うパッド開口の左側の窒
化ケイ素（１８）は、前記のように、反応性イオン・エ
ッチングによって平面化されている。
（１０）、埋込み型酸化物（１１）、及びポリシリコン
（１２Ａ）から成る一連の層を覆う厚さ約５０μｍの開
かれた金属パッド（１７Ａ、１７Ｂ）を示す。点Ａ、Ｂ
、Ｃの所で第１金属配線物を覆うパッド開口の左側の窒
化ケイ素（１８）は、前記のように、反応性イオン・エ
ッチングによって平面化されている。
【００２１】二重層絶縁物の第２層（図５の２１）の平
面化段階に続いて、０．８μｍのプラズマ二酸化ケイ素
を付着する。平面性をさらに改善するために、この段階
に続いて、第２フォトレジスト層のスピンオン、及びフ
ォトレジストと酸化物を平面化するための第２反応性イ
オン・エッチング段階を実施することができる。第２酸
化物層のエッチングによって除去された酸化物の代りに
、０．４μｍのプラズマ二酸化ケイ素（図示せず）を付
着する。この二酸化ケイ素の二重付着の結果、平面性が
さらに向上し、段間の短絡が半分に減る。
面化段階に続いて、０．８μｍのプラズマ二酸化ケイ素
を付着する。平面性をさらに改善するために、この段階
に続いて、第２フォトレジスト層のスピンオン、及びフ
ォトレジストと酸化物を平面化するための第２反応性イ
オン・エッチング段階を実施することができる。第２酸
化物層のエッチングによって除去された酸化物の代りに
、０．４μｍのプラズマ二酸化ケイ素（図示せず）を付
着する。この二酸化ケイ素の二重付着の結果、平面性が
さらに向上し、段間の短絡が半分に減る。
【００２２】図６は、第１金属配線（１７Ａ、１７Ｂ）
の方向に二酸化ケイ素層（２１）を貫通する、制御され
た傾斜バイア・ホールのエッチングを示す。この目的の
ために、フォトレジスト層（２２）を二酸化ケイ素層（
２１）に付着させ、フォトリソグラフィで画定されたフ
ォトレジスト層（２２）中の開口を、周期的フォトレジ
スト除去段階と組み合わせた二酸化ケイ素のエッチング
を含む一連の工程段階で、二酸化ケイ素層（２１）に移
転する。図６に示すように、ＣＦ４を用いて二酸化ケイ
素層（２１）中にバイア・ホールをエッチングする。 次の段階は、フォトレジスト（２２）のＯ２内での横方
向エッチングである。この段階で、二酸化ケイ素層（２
１）の表面の大部分が露出する。次に、この二酸化ケイ
素層を再度エッチングすると、図６に示すような段付き
の輪郭が得られる。最後に、残りのフォトレジストをＯ
２アッシングによって除去する。バイアのエッチングと
同時に、金属パッドを再び開く。前記のエッチング工程
は、金属リフトオフ工程を使用する時、またはたとえば
Ｔｉ−Ａｌ−Ｃｕを室温で金属蒸着する時、第２金属の
十分な被覆に関して、特に有利である。
の方向に二酸化ケイ素層（２１）を貫通する、制御され
た傾斜バイア・ホールのエッチングを示す。この目的の
ために、フォトレジスト層（２２）を二酸化ケイ素層（
２１）に付着させ、フォトリソグラフィで画定されたフ
ォトレジスト層（２２）中の開口を、周期的フォトレジ
スト除去段階と組み合わせた二酸化ケイ素のエッチング
を含む一連の工程段階で、二酸化ケイ素層（２１）に移
転する。図６に示すように、ＣＦ４を用いて二酸化ケイ
素層（２１）中にバイア・ホールをエッチングする。 次の段階は、フォトレジスト（２２）のＯ２内での横方
向エッチングである。この段階で、二酸化ケイ素層（２
１）の表面の大部分が露出する。次に、この二酸化ケイ
素層を再度エッチングすると、図６に示すような段付き
の輪郭が得られる。最後に、残りのフォトレジストをＯ
２アッシングによって除去する。バイアのエッチングと
同時に、金属パッドを再び開く。前記のエッチング工程
は、金属リフトオフ工程を使用する時、またはたとえば
Ｔｉ−Ａｌ−Ｃｕを室温で金属蒸着する時、第２金属の
十分な被覆に関して、特に有利である。
【００２３】次の工程段階は、図７に示すように、リフ
トオフ技法による第２相互接続金属配線物の画定である
。まず二酸化ケイ素基板（２１）にリフトオフ・ステン
シル（２３）を付着させ、金属薄膜Ｔｉ−Ａｌ−Ｃｕ（
２４Ａ、２４Ｂ）を厚さ１．０μｍに蒸着させ、次いで
ステンシル（２３）の上面の薄膜をリフトオフする。 その結果得られる金属ピッチは３μｍ未満である。
トオフ技法による第２相互接続金属配線物の画定である
。まず二酸化ケイ素基板（２１）にリフトオフ・ステン
シル（２３）を付着させ、金属薄膜Ｔｉ−Ａｌ−Ｃｕ（
２４Ａ、２４Ｂ）を厚さ１．０μｍに蒸着させ、次いで
ステンシル（２３）の上面の薄膜をリフトオフする。 その結果得られる金属ピッチは３μｍ未満である。
【００２４】第２段金属配線物の画定に続いて、二重層
被覆物（図８の２５、２６）を付着させる。下層（２５
）は０．４μｍの窒化ケイ素から成り、これはプラズマ
付着によって付着させる。上層（２６）は１．０μｍの
ポリイミドから成り、これはスピンオンによって付着さ
せる。この層は均一層ではなく、平面化層である。次に
、二重層絶縁層（２５、２６）中にバイア・ホールをエ
ッチングする。良好な金属配線に必要なバイア・ホール
の角度は約７０度である。ポリイミド層を、複数の小さ
な階段状にエッチングすることができ、また欧州特許出
願第８７１０５７００．６号（０２８６７０８）、及び
ＩＢＭ−ＴＤＢ、Ｖｏｌ．３２、Ｎｏ．８Ｂ（１９９０
年１月）、ｐｐ．４４３〜４４５に所載のＯ・コブリン
ガー（Ｋｏｂｌｉｎｇｅｒ）他の論文 ”ＰＯＳＴＳＬ
ＯＰＥＤ ＶＩＡＳ” に記載されているように、ポリ
イミド層の２／３〜３／４を、ＣＦ４ベースのエッチン
グ・ガスを用いて単一段階でエッチングすることもでき
る。ポリイミドと窒化物のエッチングの間に、Ｏ２エッ
チング段階が入る。続いて、Ｏ２によるアッシング段階
と交互に、ＣＦ４ベースのエッチング・ガスを用いて段
階的に窒化物をエッチングする。最後のＯ２反応性イオ
ン・エッチング段階で、０．３〜０．５μｍのバイアス
（図９の２７）が、ポリイミド（２６）中にエッチング
される。このバイアスによって、第３金属（２８）によ
る傾斜バイアの良好な被覆が保証される。
被覆物（図８の２５、２６）を付着させる。下層（２５
）は０．４μｍの窒化ケイ素から成り、これはプラズマ
付着によって付着させる。上層（２６）は１．０μｍの
ポリイミドから成り、これはスピンオンによって付着さ
せる。この層は均一層ではなく、平面化層である。次に
、二重層絶縁層（２５、２６）中にバイア・ホールをエ
ッチングする。良好な金属配線に必要なバイア・ホール
の角度は約７０度である。ポリイミド層を、複数の小さ
な階段状にエッチングすることができ、また欧州特許出
願第８７１０５７００．６号（０２８６７０８）、及び
ＩＢＭ−ＴＤＢ、Ｖｏｌ．３２、Ｎｏ．８Ｂ（１９９０
年１月）、ｐｐ．４４３〜４４５に所載のＯ・コブリン
ガー（Ｋｏｂｌｉｎｇｅｒ）他の論文 ”ＰＯＳＴＳＬ
ＯＰＥＤ ＶＩＡＳ” に記載されているように、ポリ
イミド層の２／３〜３／４を、ＣＦ４ベースのエッチン
グ・ガスを用いて単一段階でエッチングすることもでき
る。ポリイミドと窒化物のエッチングの間に、Ｏ２エッ
チング段階が入る。続いて、Ｏ２によるアッシング段階
と交互に、ＣＦ４ベースのエッチング・ガスを用いて段
階的に窒化物をエッチングする。最後のＯ２反応性イオ
ン・エッチング段階で、０．３〜０．５μｍのバイアス
（図９の２７）が、ポリイミド（２６）中にエッチング
される。このバイアスによって、第３金属（２８）によ
る傾斜バイアの良好な被覆が保証される。
【００２５】最後に、第３（最終）金属配線物（２８）
を付着させる。この目的のために、前述のようにリフト
オフ・ステンシル（図示せず）を生成し、Ｔｉ−Ａｌ−
Ｃｕ（２８）を２．０μｍの厚さに蒸着させる。ステン
シルの上面の薄膜をリフトオフする。ピッチは３μｍ超
である。
を付着させる。この目的のために、前述のようにリフト
オフ・ステンシル（図示せず）を生成し、Ｔｉ−Ａｌ−
Ｃｕ（２８）を２．０μｍの厚さに蒸着させる。ステン
シルの上面の薄膜をリフトオフする。ピッチは３μｍ超
である。
【００２６】
【発明の効果】本発明は、集積回路基板上に高密度多層
金属配線パターンを製造するための信頼性のある方法を
提供することができる。
金属配線パターンを製造するための信頼性のある方法を
提供することができる。
【図１】第１金属配線層を付着する前（ＣＭＯＳ工程の
前半）の、基板本体上の一連の層及び前記基板への傾斜
接触ホールを示す、集積ＣＭＯＳデバイスの断面図であ
る。
前半）の、基板本体上の一連の層及び前記基板への傾斜
接触ホールを示す、集積ＣＭＯＳデバイスの断面図であ
る。
【図２】第１金属配線層を付着した後の、リフトオフ・
レジスト・マスクを有する、図１に示したデバイスの左
側の断面図である。
レジスト・マスクを有する、図１に示したデバイスの左
側の断面図である。
【図３】第１金属配線パターンの上にプラズマ窒化物及
び平面化レジストを付着した後の、前記デバイスの同様
な断面図である。
び平面化レジストを付着した後の、前記デバイスの同様
な断面図である。
【図４】光処理によって開かれたパッドを示す、図４の
断面の切欠図である。
断面の切欠図である。
【図５】反応性イオン・エッチングによる平面化と二酸
化ケイ素の付着後の、前記デバイスの同様な断面図であ
る。
化ケイ素の付着後の、前記デバイスの同様な断面図であ
る。
【図６】第１金属配線パターン相互接続用のバイア・ホ
ールを設けるための、二酸化ケイ素絶縁物の輪郭エッチ
ングを示す図である。
ールを設けるための、二酸化ケイ素絶縁物の輪郭エッチ
ングを示す図である。
【図７】第２金属配線層を付着した後の、リフトオフ・
レジスト・マスクを有するデバイスの同様な断面図であ
る。
レジスト・マスクを有するデバイスの同様な断面図であ
る。
【図８】プラズマ窒化物及び平面化ポリイミドを付着し
た後の、前記デバイスの同様な断面図である。
た後の、前記デバイスの同様な断面図である。
【図９】第２金属配線パターンを第３（最終）金属配線
パターンと相互接続するための、ポリイミドとプラズマ
窒化物を貫通するバイア・ホールを有するデバイスの同
様な断面図である。
パターンと相互接続するための、ポリイミドとプラズマ
窒化物を貫通するバイア・ホールを有するデバイスの同
様な断面図である。
１０ 基板
１１ 半埋込み型熱成長酸化物（ＳＯＲ）１２ ポ
リシリコン相互接続線 １３ ポリシリコン・ゲート １４ ホウリンケイ酸ガラス絶縁物 １５ 接触ホール １６ ステンシル １７Ａ，１７Ｂ 第１金属配線パターン１８ 二
重層絶縁物の第１層（窒化ケイ素）１９ フォトレジ
スト ２０ フォトレジスト ２１ 二重層絶縁物の第２層（二酸化ケイ素）２２
フォトレジスト ２３ リフトオフ・ステンシル ２４ 金属薄膜Ｔｉ−Ａｌ−Ｃｕ ２５ 二重層被覆物の下層（ポリイミド）２６ 二
重層被覆物の上層（ポリイミド）２７ バイアス ２８ 第３金属配線物
リシリコン相互接続線 １３ ポリシリコン・ゲート １４ ホウリンケイ酸ガラス絶縁物 １５ 接触ホール １６ ステンシル １７Ａ，１７Ｂ 第１金属配線パターン１８ 二
重層絶縁物の第１層（窒化ケイ素）１９ フォトレジ
スト ２０ フォトレジスト ２１ 二重層絶縁物の第２層（二酸化ケイ素）２２
フォトレジスト ２３ リフトオフ・ステンシル ２４ 金属薄膜Ｔｉ−Ａｌ−Ｃｕ ２５ 二重層被覆物の下層（ポリイミド）２６ 二
重層被覆物の上層（ポリイミド）２７ バイアス ２８ 第３金属配線物
Claims (19)
- 【請求項１】絶縁層によって分離された集積回路の上の
複数の導電性金属配線パターンを提供する方法であって
、（１）少なくとも１つの集積回路を有する半導体基板
に、第１金属配線パターンを付着する段階と、（２）前
記第１金属配線パターンの上面に、二重層絶縁物の第１
層を付着する段階と、（３）前記第１層の上面にフォト
レジスト層を付着して、前記金属配線パターンの微細構
造を平面化し、かつ前記フォトレジスト層のフォトプロ
セスによってパッド・マスクを画定する段階と、（４）
前記フォトレジスト層と前記第１層を実質的に同じ速度
で反応性イオン・エッチングを行って、前記下にある微
細構造を平面化し、かつ前記第１層を前記パッド・マス
ク領域から除去し、これによって導電性パッドの上の金
属パッドを露出させる段階と、（５）前記の平面化され
た微細構造の上面に、二重層絶縁物の第２層を付着する
段階と、（６）前記第２層をマスクし、複数の乾式エッ
チング段階によって、前記の層の所定の領域にバイアを
開く段階と、（７）前記第２層に、第２金属配線パター
ンを付着する段階と、（８）前記第２金属配線パターン
の上面に、無機質誘電層と有機質誘電層から成る二重層
絶縁物を付着する段階と、（９）前記二重層絶縁物をマ
スクし、複数の乾式エッチング段階によって、前記の層
の所定の領域にバイアを開く段階と、（１０）前記二重
層絶縁物に、第３金属配線パターンを付着する段階とを
含む方法。 - 【請求項２】前記第１金属配線パターンを付着する前に
、フォトプロセスと反応性イオン・エッチング段階によ
って、ホウリンケイ酸ガラス層中に、基板内の活性領域
への接触ホールを画定する、請求項１に記載の方法。 - 【請求項３】前記第１及び第２の金属配線パターンをリ
フトオフ技法によって付着する、請求項１に記載の方法
。 - 【請求項４】前記第３金属配線パターンをリフトオフ技
法または蒸着によって付着する、請求項１に記載の方法
。 - 【請求項５】前記金属配線パターンがチタン層とアルミ
ニウム−銅ベースの合金層とを含む、請求項１、３及び
４に記載の方法。 - 【請求項６】前記第１金属配線パターンが約０．６μｍ
の厚さと３μｍ未満の金属ピッチを有し、前記第２金属
配線パターンが約１．０μｍの厚さと３μｍ未満の金属
ピッチを有し、前記第３金属配線パターンが約２．０μ
ｍの厚さと３μｍ超の金属ピッチを有する、請求項１及
び３ないし５に記載の方法。 - 【請求項７】前記二重層絶縁物の前記第１層が窒化ケイ
素層であり、この窒化ケイ素層がすべてのウェーハ微細
構造に対して均一であり、かつプラズマ付着によって約
０．４μｍの厚さに付着される、請求項１に記載の方法
。 - 【請求項８】前記窒化ケイ素層に、ポジティブ・フォト
レジストの平面化層を厚さ１〜２μｍに付着する、請求
項１及び７に記載の方法。 - 【請求項９】前記フォトレジスト層中に光処理によって
パッド・マスクを画定して現像し、次いで前記フォトレ
ジスト層と前記窒化ケイ素層を、流量約５０ｓｃｃｍ／
分、圧力約４０μバール（４Ｎ／ｍ２）のＣＦ４エッチ
ング・ガスを用いて、約１：１のエッチング速度比で反
応性イオン・エッチングを行なう、請求項１、７及び８
に記載の方法。 - 【請求項１０】前記二重層絶縁物の前記第２層が二酸化
ケイ素層であり、この二酸化ケイ素層がプラズマ付着に
よって０．８μｍの厚さに付着される、請求項１ないし
９のうちの１項またはいくつかの項に記載の方法。 - 【請求項１１】平面性をさらに改善するために第２レジ
スト層を付着し、このレジスト層とその下にある前記二
酸化ケイ素層を、第２の反応性イオン・エッチング段階
で所定の深さまでエッチングし、エッチングで除去され
た前記二酸化ケイ素の代りに、対応する厚さの第２の二
酸化ケイ素層を付着する、請求項１から請求項１０まで
の１項またはいくつかの項に記載の方法。 - 【請求項１２】バイア・ホール用のフォトレジスト・マ
スクを画定し、このバイア・ホールを、Ｏ２による横方
向のフォトレジスト除去段階と組み合わせた複数のエッ
チング段階で、ＣＦ４を用いて前記二酸化ケイ素層をエ
ッチングする、請求項１、１０、及び１１に記載の方法
。 - 【請求項１３】前記第２金属配線パターンを前記第２層
である二酸化ケイ素層に付着し、次に、厚さ約０．４μ
ｍのプラズマ付着された前記無機質誘電層である窒化ケ
イ素層と厚さ約１．０μｍのスピンオンされた前記有機
質誘電層であるポリイミド層を含む前記二重層絶縁物を
付着する、請求項１に記載の方法。 - 【請求項１４】バイア・ホール用のフォトレジスト・マ
スクを画定し、前記二重層絶縁物中にバイア・ホールを
エッチングし、前記ポリイミド層をＣＦ４で単一段階で
エッチングし、これに続いてＯ２によるエッチング段階
を行ない、前記の窒化ケイ素層を、Ｏ２による横方向の
フォトレジスト及びポリイミド除去段階と組み合わせた
ＣＦ４を用いた複数のエッチング段階でエッチングする
、請求項１ないし１３のうちの１項またはいくつかの項
に記載の方法。 - 【請求項１５】（１）基板と、（２）前記基板中に形成
された複数のデバイスと、（３）前記デバイスを相互接
続するための第１金属配線パターンと、（４）前記第１
金属配線パターンの所定の領域と前記基板中の前記デバ
イスの半導体領域との間にあって、前記第１金属配線パ
ターンの下にある絶縁誘電層中の対応する接触ホール内
に形成されている、少なくとも１つの電気接点と、（５
）前記第１金属配線パターンの上面にある２つの無機質
誘電層から成り、上表面が本質的に平面状である、二重
層絶縁物と、（６）第２金属配線パターンと、（７）前
記第２金属配線パターンの所定の領域と前記第１金属配
線パターンの対応する領域との間にあって、前記の二重
層絶縁物中の対応するバイア・ホール内に形成されてい
る、少なくとも１つの電気接点と、（８）無機質誘電層
と有機質誘電層から成る二重層絶縁物と、（９）第３金
属配線パターンと、（１０）前記第３金属配線パターン
の所定の領域と前記第２金属配線パターンの対応する領
域との間にあって、前記の二重層絶縁物中の対応するバ
イア・ホール内に形成されている、少なくとも１つの電
気接点とを含む、多層集積回路構造。 - 【請求項１６】前記の第１、第２、及び第３金属配線パ
ターンがチタン層とアルミニウム−銅ベースの合金層と
を含み、前記第１金属配線パターンが約０．６μｍの厚
さと３μｍ未満の金属ピッチを有し、前記第２金属配線
パターンが約１．０μｍの厚さと３μｍ未満の金属ピッ
チを有し、前記第３金属配線パターンが約２．０μｍの
厚さと３μｍ超の金属ピッチを有する、請求項１５に記
載の集積回路構造。 - 【請求項１７】前記二重層絶縁物の前記第１誘電層が厚
さ約０．４μｍの窒化ケイ素層であり、前記第２誘電層
が厚さ約０．８μｍの二酸化ケイ素層である、請求項１
５及び１６に記載の集積回路構造。 - 【請求項１８】前記二重層絶縁物の前記第１誘電層が厚
さ約０．４μｍの窒化ケイ素層であり、前記第２誘電層
が厚さ約１．０μｍのポリイミド層である、請求項１５
及び１６に記載の集積回路構造。 - 【請求項１９】二重層絶縁物を貫通する前記のバイア・
ホールが、輪郭エッチングで作られた傾斜バイア・ホー
ルである、請求項１５ないし１９に記載された集積回路
構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90120587A EP0482247A1 (en) | 1990-10-26 | 1990-10-26 | Method for producing an integrated circuit structure with a dense multilayer metallization pattern |
| DE90120587.2 | 1990-10-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04313232A true JPH04313232A (ja) | 1992-11-05 |
Family
ID=8204658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3273550A Pending JPH04313232A (ja) | 1990-10-26 | 1991-09-26 | 高密度多層金属配線パターンをもつ集積回路構造及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5109267A (ja) |
| EP (1) | EP0482247A1 (ja) |
| JP (1) | JPH04313232A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247941B2 (en) | 2000-10-20 | 2007-07-24 | Silverbrook Research Pty Ltd | Printed circuit board assembly with strain-alleviating structures |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485019A (en) * | 1992-02-05 | 1996-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US5650655A (en) * | 1994-04-28 | 1997-07-22 | Micron Technology, Inc. | Integrated circuitry having electrical interconnects |
| US5468990A (en) * | 1993-07-22 | 1995-11-21 | National Semiconductor Corp. | Structures for preventing reverse engineering of integrated circuits |
| US5369299A (en) * | 1993-07-22 | 1994-11-29 | National Semiconductor Corporation | Tamper resistant integrated circuit structure |
| US5475251A (en) * | 1994-05-31 | 1995-12-12 | National Semiconductor Corporation | Secure non-volatile memory cell |
| KR0179838B1 (ko) * | 1995-09-02 | 1999-04-15 | 문정환 | 반도체 소자의 절연막 구조 및 절연막 평탄화 방법 |
| US5607873A (en) * | 1996-04-24 | 1997-03-04 | National Semiconductor Corporation | Method for forming contact openings in a multi-layer structure that reduces overetching of the top conductive structure |
| JP3563877B2 (ja) * | 1996-06-21 | 2004-09-08 | 三菱電機株式会社 | 半導体装置 |
| US6965165B2 (en) * | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US6936531B2 (en) | 1998-12-21 | 2005-08-30 | Megic Corporation | Process of fabricating a chip structure |
| US6258707B1 (en) * | 1999-01-07 | 2001-07-10 | International Business Machines Corporation | Triple damascence tungsten-copper interconnect structure |
| DE19901002B4 (de) * | 1999-01-13 | 2005-09-22 | Infineon Technologies Ag | Verfahren zum Strukturieren einer Schicht |
| US6649517B2 (en) | 2001-05-18 | 2003-11-18 | Chartered Semiconductor Manufacturing Ltd. | Copper metal structure for the reduction of intra-metal capacitance |
| US7932603B2 (en) | 2001-12-13 | 2011-04-26 | Megica Corporation | Chip structure and process for forming the same |
| US7332817B2 (en) * | 2004-07-20 | 2008-02-19 | Intel Corporation | Die and die-package interface metallization and bump design and arrangement |
| CN103578932B (zh) * | 2012-08-03 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | 实现自对准型双重图形的方法 |
| CN103794592B (zh) * | 2012-10-30 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 具有接地屏蔽结构的半导体器件 |
| US9076804B2 (en) | 2013-08-23 | 2015-07-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Systems and methods to enhance passivation integrity |
| US9859213B2 (en) * | 2015-12-07 | 2018-01-02 | Dyi-chung Hu | Metal via structure |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130144A (ja) * | 1983-12-15 | 1985-07-11 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 相互接続用スタツド構造体形成方法 |
| JPS6197946A (ja) * | 1984-10-19 | 1986-05-16 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62137853A (ja) * | 1985-12-11 | 1987-06-20 | Nec Corp | 多層配線の形成方法 |
| JPS62254446A (ja) * | 1986-04-28 | 1987-11-06 | Hitachi Ltd | 半導体装置 |
| JPS63177523A (ja) * | 1987-01-19 | 1988-07-21 | Matsushita Electric Ind Co Ltd | コンタクトホ−ル形成方法 |
| JPH0228955A (ja) * | 1988-03-07 | 1990-01-31 | Internatl Business Mach Corp <Ibm> | 多層配線層の形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4541169A (en) * | 1984-10-29 | 1985-09-17 | International Business Machines Corporation | Method for making studs for interconnecting metallization layers at different levels in a semiconductor chip |
| EP0244848A1 (de) * | 1986-05-07 | 1987-11-11 | Siemens Aktiengesellschaft | Verfahren zum Planarisieren von anorganischen, als Zwischenschichten bei Mehrlagenmetallisierung verwendbaren Isolationsschichten |
| JP2659714B2 (ja) * | 1987-07-21 | 1997-09-30 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1990
- 1990-10-26 EP EP90120587A patent/EP0482247A1/en not_active Withdrawn
-
1991
- 1991-07-17 US US07/731,695 patent/US5109267A/en not_active Expired - Fee Related
- 1991-09-26 JP JP3273550A patent/JPH04313232A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130144A (ja) * | 1983-12-15 | 1985-07-11 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 相互接続用スタツド構造体形成方法 |
| JPS6197946A (ja) * | 1984-10-19 | 1986-05-16 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62137853A (ja) * | 1985-12-11 | 1987-06-20 | Nec Corp | 多層配線の形成方法 |
| JPS62254446A (ja) * | 1986-04-28 | 1987-11-06 | Hitachi Ltd | 半導体装置 |
| JPS63177523A (ja) * | 1987-01-19 | 1988-07-21 | Matsushita Electric Ind Co Ltd | コンタクトホ−ル形成方法 |
| JPH0228955A (ja) * | 1988-03-07 | 1990-01-31 | Internatl Business Mach Corp <Ibm> | 多層配線層の形成方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247941B2 (en) | 2000-10-20 | 2007-07-24 | Silverbrook Research Pty Ltd | Printed circuit board assembly with strain-alleviating structures |
| US7307354B2 (en) | 2000-10-20 | 2007-12-11 | Silverbrook Research Pty Ltd | Integrated circuit (IC) carrier assembly incorporating an integrated circuit (IC) retainer |
| US7402894B2 (en) | 2000-10-20 | 2008-07-22 | Silverbrook Research Pty Ltd | Integrated circuit carrier |
| US7479697B2 (en) | 2000-10-20 | 2009-01-20 | Silverbrook Research Pty Ltd | Resilient carrier assembly for an integrated circuit |
| US7705452B2 (en) | 2000-10-20 | 2010-04-27 | Silverbrook Research Pty Ltd | Carrier assembly for an integrated circuit |
| US7767912B2 (en) | 2000-10-20 | 2010-08-03 | Silverbrook Research Pty Ltd | Integrated circuit carrier arrangement with electrical connection islands |
| US7936063B2 (en) | 2000-10-20 | 2011-05-03 | Silverbrook Research Pty Ltd | Carrier assembly for an integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0482247A1 (en) | 1992-04-29 |
| US5109267A (en) | 1992-04-28 |
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