KR100414951B1 - 반도체소자의플러그형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 플러그 형성방법에 관한 것으로, 소정의 공정을 거친 실리콘 기판 상에 절연막 및 금속층을 순차적으로 형성한 후 금속층을 소정두께 식각하여 플러그를 형성하고, 절연막이 노출되도록 남아있는 금속층을 식각하여 금속층 패턴을 형성하므로써 공정이 감소되고, 금속층 패턴 및 플러그를 등일 재질로 형성하므로써 접촉저항을 감소시킬 수 있는 효과가 있다.

Description

반도체 소자의 플러그 형성방법
본 발명은 플러그 형성방법에 관한 것으로 특히, 금속층 형성후 식각공정에 의해 플러그를 형성할 수 있는 반도체 소자의 플러그 형성방법에 관한 것이다.
일반적으로 텅스텐 플러그는 금속배선 형성 공정시 서브마이크론 이하의 미세한 비아홀(또는 콘택홀)을 알루미늄으로 충분히 채울수 없을 경우에 도 1a 내지 1e에 도시된 바와 같이 비아홀을 포함한 전체구조 상에 텅스텐을 증착하고, 전면 식각공정으로 텅스텐을 식각하므로써 비아홀 내부에 형성한다. 도 1a는 소정의 공정을 거쳐 실리콘 기판(1) 상에 절연막(2)을 형성하고, 절연막(2) 상에 금속배선 형성용 마스크(미도시)를 사용한 식각공정으로 금속층 패턴(3)을 형성한 후 층간 절연막(4)을 형성한 상태를 도시한다. 도 1b는 금속층 패턴(3)의 일부분이 노출되도록 비아홀 형성용 마스크(미도시)를 사용한 식각공정으로 층간 절면막(4)을 식각하여 비아홀(10)을 형성한 상태를 도시한다. 도 1c는 실리콘 기판(1)의 표면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 평탄화시킨 상태를 도시하며 도 1d는 실리콘 기판(1)의 전체 상부면에 텅스텐층(5)을 형성한 상태를 도시한다. 도 1e는 텅스텐층(5)을 전면식각하여 텅스텐 플러그(5A)를 형성한 상태를 도시한다. 그러나 상기와 같은 종래 방법은 층간 절연막(4)의 식각을 통해 비아홀(10)을 형성하는 과정에서 산화막 및 평탄화막이 다층으로 적층 되어야 하고, 식각 공정시 층간 절연막(4)의 특성에 따라 비아홀(10)의 정확한 형성이 어려우며 저항을 증가시키는 점 등이 있다. 또한, 금속층 패턴(3)은 알루미늄으로 이루어지고, 텅스텐 플러그(5A)는 텅스텐을 사용하기 때문에 상/하부의 서로 다른 금속층간 접촉 저항이 증가하여 소자의 특성을 악화시키는 등의 문제점이 발생된다.
따라서 본 발명은 소정의 공정을 거친 실리콘 기판 상에 절연막 및 금속층을 순차적으로 형성한 후 금속층을 플러그를 정의할 두께만큼 식각하여 플러그를 형성하고, 절연막이 노출되도록 금속층을 식각하여 금속층 패턴을 형성할 수 있는 반도체 소자의 플러그 형성방법을 제공하는 것을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명에 따른 플러그 형성방법은 제 1 두께를 갖는 금속층 패턴과 상기 금속층 패턴 상에 연결되며 제 2 두께를 갖는 플러그로 이루어지는 반도체 소자의 플러그 형성방법에 있어서, 절연막이 형성된 실리콘 기판이 제공되고, 상기 제 1 두께와 상기 제 2 두께를 합한 두께로 상기 절연막 상에 금속층을 형성하는 단계와, 상기 금속층의 일부분을 상기 제 2 두께로 식각하여 상기 제 1 두께로 남은 금속층 상에 돌출된 형태의 플러그를 형성하는 단계와, 상기 제 1 두께로 남은 금속층의 일부분을 상기 절연막이 노출되도록 식각하여 상기 플러그와 일체화된 금속층 패턴을 형성하는 단계로 이루어진다.
도 1a 내지 1e는 종래 반도체 소자의 플러그 형성방법을 설명하기 위한 소자의 단면도.
도 2a 내지 2a는 본 발명에 따른 반도체 소자의 플러그 형성방법을 설명하기 위한 소자의 단면도.
<도면의 주요부분에 대한 기호설명>
1 및 11 : 실리콘 기판 2 및 12 : 절연막
3 및 13 : 금속층 패턴 4 : 층간 절연막
5 : 텅스텐층 5A : 텅스텐 플러그
15 : 플러그 16 : 금속층
17A 및 17B : 제 1 및 제 2 감광막 패턴
이하, 첨부된 도면을 참조하여 본 발명에 따른 플러그 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 2d는 반도체 소자의 플러그 형성방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 실리콘 기판(11) 상에 절연막(12) 및 금속층(16)을 순차적으로 형성한 후 플러그가 형성될 부분의 상부에만 제 1 감광막 패턴(17A)을 형성한다. 상기 금속층(16)은 알루미늄으로 이루어지며, 디자인 룰에 따라 설정된 금속층 패턴의 두께 및 플러그의 두께를 합한 두께만큼 형성한다. 금속층 패턴 및 플러그 각각의 두께는 디자인 룰에 따라 달라질 수 있는데, 예를 들어, 기존 금속층 패턴(도 1a의 3)의 두께와 기존 텅스텐 플러그(도 1e의 5A)의 두께의 합으로 상기 금속층(16)을 형성할 수 있다. 상기 제 1 감광막 패턴(17A)은 기준 비아홀(도 1b의 지시부호 10)을 형성하기 위해 사용한 비아홀 형성용 마스크와 비교하여 네거티브(negative)한 마스크를 갖는 플러그 형성용 마스크를 사용하여 형성된다.
도 2b를 참조하면, 제 1 감광막 패턴(17A)을 마스크로 이용한 제 1 식각 공정으로 금속층(16)을 1차 식각하여 플러그(15)를 형성한다. 제 1 식각 공정은 디자인 룰에 따라 설정된 플러그의 두께로 한 식각 타겟으로 실시한다. 이로 인하여, 플러그(15)는 디자인 룰에 따라 설정된 두께로 남은 금속층(16) 상에 돌출된 형태로 형성된다. 이후 제 1 감광막 패턴(17A)을 제거한다.
도 2c를 참조하면, 플러그(15)가 형성된 금속층(16) 상에 금속층 패턴이 형성된 부분의 상부에만 제 2 감광막 패턴(17B)을 형성한다. 상기 제 2 감광막 패턴(17B)은 기존 금속층 패턴(도 1a의 지시부호 3)을 형성하기 위해 사용한 금속배선 형성용 마스크와 비교하여 포지티브(positive)한 마스크를 갖는 즉, 동일한 마스크 패턴을 갖는 플러그 형성용 마스크를 사용하여 형성된다. 이로 인하여, 제 2 감광막 패턴(17B)은 적어도 플러그(15) 부분을 포함하는 금속배선이 형성될 부분의 금속층(16) 상에 형성된다.
도 2d를 참조하면, 제 2 감광막 패턴(17B)을 마스크로 이용한 제 2 식각 공정으로 1차 식각되어 남겨진 금속층(16)을 하부층인 절연막(12)이 노출되도록 식각하여 금속층 패턴(13)을 형성한다. 제 2 식각 공정은 디자인 룰에 따라 설정된 금속층 패턴의 두께로 한 식각 타겟으로 실시하되, 이웃하는 금속층 패턴(13)과의 단락(short)을 방지하기 위해 과도식각(over etch)을 병행한다. 이로 인하여, 플러그(15)와 일체화된 금속층 패턴(13)이 형성된다. 이후 제 2 감광막 패턴(17B)을 제거한다. 도면으로 도시하지 않았지만, 이후 통상의 공정을 통해 플러그(15)와 일체화된 금속층 패턴(13) 상에 층간 절연막을 형성하고, 평탄화 공정으로 플러그(15)의 상단부가 노출되도록 한다.
상술한 바와 같이 본 발명에 의하면 소정의 공정을 거친 실리콘 기판 상에 절연막 및 금속층을 순차적으로 형성한 후 플러그가 정의될 두께만큼 금속층을 식각하여 플러그를 형성하고, 절연막이 노출되도록 남아있는 금속층을 식각하여 플러그와 일체화된 금속층 패턴을 형성함으로써 다음과 같은 효과가 있다.
첫째, 단차 완화 및 층간 절연을 위한 다층의 층간 절연막을 형성하지 않으므로써 공정이 감소된다.
들째, 비아홀을 사용하지 않고 형성되므로써 층간 절연막 형성시 용이하다.
마지막으로, 플러그를 하부 금속층과 동일 재질로 일체화되도록 형성하므로써 접촉저항을 대폭 감소시킬 수 있다.

Claims (3)

  1. 제 1 두께를 갖는 금속층 패턴과 상기 금속층 패턴 상에 연결되며 제 2 두께를 갖는 플러그로 이루어지는 반도체 소자의 플러그 형성방법에 있어서,
    절연막이 형성된 실리콘 기판이 제공되고, 상기 제 1 두께와 상기 제 2 두께를 합한 두께로 상기 절연막 상에 금속층을 형성하는 단계와,
    상기 금속층의 일부분을 상기 제 2 두께로 식각하여 상기 제 1 두께로 남은 금속층 상에 돌출된 형태의 플러그를 형성하는 단계와,
    상기 제 1 두께로 남은 금속층의 일부분을 상기 절연막이 노출되도록 식각하여 상기 플러그와 일체화된 금속층 패턴을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 금속층은 알루미늄으로 이루어지며 금속층 패턴 및 플러그가 합해진 두께로 형성되는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  3. 제 1 항에 있어서,
    상기 플러그 및 금속층 패턴은 동일 재질로 이루어지는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
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