KR20000009482A - 웨이퍼의 금속 절연막 형성 방법 - Google Patents
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Abstract
본 발명은 웨이퍼의 층간절연막(Inter Layer Dielectric)을 형성하는 방법에 관한 것으로, 더욱 구체적으로는 다층의 금속 배선들 사이에 형성되는 층간절연막인 금속 절연막(Inter Metallic Dielectric)의 소정의 부분에 형성되는 공동(Void)을 제거할 수 있는 웨이퍼의 금속 절연막 형성 방법에 관한 것이며, 이를 위하여 금속 배선층 위로 1차 금속 절연막(1st IMD)을 형성하는 단계와 1차 금속 절연막 내의 공동(Void)이 형성된 소정의 부분을 습식 식각하는 단계와 식각된 1차 금속 절연막 위로 2차 금속 절연막(2nd IMD)을 형성하는 단계를 포함하는 웨이퍼의 금속 절연막 형성 방법을 개시하며, 이러한 방법에 따라 금속 배선들 사이에 형성될 수 있는 공동(Void)이 제거된 금속 절연막(IMD)을 형성할 수 있으며, 이에 따라 금속 절연막의 전기적 특성이 파괴되는 것을 방지하여 금속 절연막의 상하에 형성되는 금속 배선층들 사이를 전기적으로 절연할 수 있고, 나아가 이러한 금속 절연막을 포함하는 반도체 소자의 전기적 특성을 향상할 수 있다.
Description
본 발명은 웨이퍼의 층간절연막(ILD ; Inter Layer Dielectric)을 형성하는 방법에 관한 것이며, 더욱 구체적으로는 다층의 금속 배선들 사이에 형성되는 층간절연막인 금속 절연막(IMD ; Inter Metallic Dielectric)의 소정의 부분에 형성되는 공동(Void)을 제거할 수 있는 웨이퍼의 금속 절연막 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 웨이퍼를 가공하는 기술도 단층 금속 배선에서 다층 금속 배선이 형성되는 공정으로 발전되어 왔으며, 이는 반도체 소자의 회로 패턴이 단층 금속 배선을 수직으로 적층하여 형성된 다층 금속 배선으로 구성됨을 의미한다. 이와 같이 다층 금속 배선이 형성된 웨이퍼는 동일한 공간 내에서 보다 집적화된 회로가 형성되는 이점을 가지며, 오늘날에는 웨이퍼를 가공하는 공정에서 일반적으로 사용되고 있다.
이때, 다층 금속 배선들이 서로 독립적인 회로 패턴을 구성하기 위해서는 각 금속 배선층 사이에 서로를 전기적으로 절연시키는 물질이 반드시 개재되어 있어야 하며, 이러한 절연 물질로서 금속 절연막이 개재될 수 있다.
산화막으로서 절연막을 이루는 층간절연막은 웨이퍼의 표면에 형성되는 복수층의 회로 패턴들 사이에서 서로를 전기적으로 절연시키는 막질을 의미하며, 비피에스지(BPSG ; Boron Phosphorus Silicate Glass ; 이하 "BPSG"라 한다)와 같은 실리콘 산화막이 대표적인 것이다. 이러한 층간절연막 중에서 상하 금속 배선층 사이에 형성되어 상하 금속 배선층 사이를 전기적으로 절연시키는 절연막을 특히 금속 절연막이라 한다.
도 1은 종래의 금속 절연막이 형성된 웨이퍼의 일부를 도시한 단면도이다. 도 1을 참고로 하여 금속 절연막이 형성된 웨이퍼의 단면구조를 설명하면 다음과 같다.
도 1에 의하면, BPSG와 같은 실리콘 산화막(20)이 형성된 웨이퍼(10)의 위로 금속 배선층(30 ; Metal layer)이 형성되어 있으며, 금속 배선층(30) 위로 금속 절연막(40)이 형성되어 있다. 금속 절연막(40)은 화학 기상 증착(CVD ; Chemical Vapor Deposition) 공정 등과 같은 방법을 통하여 금속 배선(30) 위에서 돌출부(42)를 갖는 형태로 형성되며, 돌출부(42)가 제거되는 평탄화 공정(CMP ; Chemical Mechanical Polishing)을 통하여 밋밋한 표면을 형성한다.
이때, 금속 절연막(40)은 금속 배선들(30) 사이의 간격이 좁은 곳(A)에서는 돌출부들(42)이 서로 맞물리면서 그 사이에 공동(44)이 형성될 수 있으며, 이처럼 금속 절연막 내에 포함되는 공동은 평탄화 공정을 통해서는 제거될 수 없다.
이러한 공동을 포함한 채 금속 절연막 위로 제 2의 금속 배선층을 형성하는 공정을 진행하는 경우 금속 배선층 사이에서 금속 절연막의 특성이 파괴될 수 있고, 금속 절연막의 특성이 파괴됨에 따라 서로 절연되어야 할 부분의 상하 금속 배선층이 전기적으로 연결되어 반도체 소자의 전기적 특성이 크게 저하될 수 있다.
본 발명의 목적은 상하 금속 배선층 사이에 형성되는 공동을 제거할 수 있는 금속 절연막을 형성하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 공동을 제거하기 위한 식각 공정을 포함하는 금속 절연막 형성 방법을 제공하는 것이다.
도 1은 종래의 금속 절연막을 도시한 웨이퍼의 일부 단면도,
도 2는 본 발명의 일 실시예에 따른 금속 절연막 형성 방법을 도시한 순서도,
도 3a 내지 도 3f는 도 2의 금속 절연막의 형성 과정을 각각 도시한 공정 단면도,
도 4는 본 발명의 다른 실시예에 따른 금속 절연막을 도시한 웨이퍼의 일부 단면도이다.
<도면의 주요 부분에 대한 설명>
10, 210, 310 : 웨이퍼 20, 220, 320 : 층간절연막(ILD)
30, 130, 330, 380 : 금속 배선층(Metal layer)
40, 270, 370 : 금속 절연막(IMD)
44 : 공동(Void) 240, 340 : 1차 금속 절연막
250 : 감광막(Photo Resist) 260, 360 : 2차 금속 절연막
이러한 목적을 달성하기 위하여 본 발명은 (a) 산화막이 형성된 웨이퍼를 제공하는 단계; (b) 산화막 위로 금속 배선층을 형성하는 단계; (c) 금속 배선층 위로 금속 절연막을 형성하는 단계; 및 (d) 금속 절연막을 평탄화시키는 단계;를 포함하는 웨이퍼의 금속 절연막 형성 방법에 있어서, (c) 단계의 금속 절연막은 (c-1) 금속 배선층 위로 1차 금속 절연막을 형성하는 단계; (c-2) 1차 금속 절연막의 소정의 부분을 식각하는 단계; 및 (c-3) 식각된 1차 금속 절연막 위로 2차 금속 절연막을 형성하는 단계;를 포함하는 공정을 통하여 형성됨으로써, 금속 절연막의 소정의 부분에 형성된 공동을 제거하는 것을 특징으로 하는 웨이퍼의 금속 절연막 형성 방법을 제공한다.
또한 본 발명에 따라 금속 절연막 내에 공동이 형성된 소정의 부분을 식각하는 공정은 (c-2-1) 소정의 부분을 제외한 1차 금속 절연막 위로 감광막(PR ; Photo Resist)을 형성하는 단계; 및 (c-2-2) 감광막을 통하여 1차 금속 절연막을 식각하는 단계;를 포함하는 것을 특징으로 한다.
이하 도면을 참고로 하여 본 발명에 따른 바람직한 실시예들을 설명한다.
도 2는 본 발명의 일 실시예에 따른 금속 절연막 형성 방법을 도시한 순서도이며, 도 3a 내지 도 3f는 도 2의 금속 절연막의 형성 과정을 각각 도시한 공정 단면도이다. 도 2 내지 도 3f를 참고로 하여 본 발명에 따른 금속 절연막을 형성하는 방법을 설명한다.
도 2를 참고로 하여 설명하면, 본 발명에 따른 금속 절연막 형성 방법은 BPSG와 같은 실리콘 산화막(ILD)이 형성된 웨이퍼를 제공하는 단계(110)와, BPSG 위로 1차 금속 배선층을 형성하는 단계(120)와, 1차 금속 배선층 위로 1차 금속 절연막(1st IMD)을 형성하는 단계(130)와, 1차 금속 절연막 내에서 공동(Void)이 형성된 소정의 부분을 식각하는 단계(140)와, 식각된 1차 금속 절연막(1st IMD) 위로 2차 금속 절연막(2nd IMD)을 다시 형성하는 단계(150) 및 1차 금속 절연막과 2차 금속 절연막으로 구성되는 금속 절연막(IMD)을 평탄화시키는 단계(160)를 포함한다.
이때, 1차 금속 배선층과 2차 금속 배선층은 금속 절연막의 임의의 지점에서 일부 연결될 수 있으며, 전기적으로 연결된 임의의 지점을 제외한 나머지 부분에서는 금속 절연막을 통해 완전히 절연되는 것이 바람직하다.
도 3a 내지 도 3f를 참고로 하여 금속 절연막(270)을 형성하는 방법을 각 단계별로 상세히 설명한다.
붕소(Boron) 또는 인(Phosphorus)을 혼입하여 형성되는 실리콘 산화물(220)인 BPSG가 표면에 형성되어 있는 웨이퍼(210)가 제공되며(도 3a), 웨이퍼(210)의 실리콘 산화물(220) 위로 1차 금속 배선층(230)이 형성된다(도 3b). 1차 금속 배선층(230)은 BPSG 위로 고르게 금속 박막을 입힌 다음 사진(Photo), 식각(Etching) 등의 공정을 통하여 원하는 회로 패턴으로 형성되는 것이 일반적이다.
1차 금속 배선층(230)이 형성된 위로 화학 기상 증착(CVD) 공정 등을 통하여 1차 금속 절연막(240)이 형성된다. 1차 금속 절연막(240)은 티이오에스(TEOS ; Tetra-ethyl-orthosilicate ; 이하 "TEOS"라 한다) 또는 피이오엑스(PEOX ; Poly -ethyl-oxazoline ; 이하 "PEOX"라 한다)와 같은 유기물 산화막이 사용될 수 있으며, 본 발명에서는 PEOX를 이용하여 금속 절연막이 형성되는 경우를 예로 설명한다.
PEOX를 1차 금속 절연막(240)으로 사용하는 경우에는 TEOS보다 횡방향(橫方向)으로 넓게 형성되는 PEOX의 특성에 따라 1차 금속 배선층(230) 위에서 1차 금속 절연막(240)이 옆으로 퍼지면서 돌출 되며, 금속 배선(230) 사이가 좁은 간격(B)을 유지하는 소정의 부분에서 1차 금속 절연막(240)이 모두 채워지지 않고 공동(244)이 형성될 수 있다(도 3c).
공동(244)이 형성된 1차 금속 절연막(240)의 소정의 부분을 제거하기 위하여 소정의 부분을 제외한 1차 금속 절연막(240) 위로 감광막(250)을 형성한다(도 3d).
감광막(PR)을 통해 1차 금속 절연막(240)의 소정의 부분을 습식 식각(Wet Etching)한다. 습식 식각된 1차 금속 절연막(240)은 감광막의 밑에서 깊게 파여지면서 입구가 넓게 식각된다. 이후 1차 금속 절연막(240) 위의 감광막을 제거하고, 소정의 부분이 식각된 1차 금속 절연막(240) 위로 다시 화학 기상 증착(CVD) 공정 등을 통하여 PEOX와 같은 유기물 산화막인 2차 금속 절연막(260)을 형성한다. 이때, 2차 금속 절연막(260)은 1차 금속 절연막(240)이 식각된 소정의 부분을 완전히 채우도록 형성된다(도 3e).
마지막으로, 2차 금속 절연막(260)의 표면(262)을 평탄화 공정(CMP)을 통하여 평탄화시킴으로써 1차 금속 절연막(240)과 2차 금속 절연막(260)으로 구성되는 금속 절연막(270)이 완성된다. 결과적으로 실리콘 산화막(220) 위에 1차 금속 배선층(230)이 형성되고 그 위로 금속 절연막(270)이 형성된 웨이퍼(210)의 구조가 형성된다(도 3f).
도 4는 본 발명의 다른 실시예에 따라 금속 절연막(370) 위로 2차 금속 배선층(380)이 형성된 모습을 도시한 웨이퍼(310)의 일부 단면도이다.
상세히 설명하면, BPSG와 같은 실리콘 산화막(320) 위로 1차 금속 배선층(330)이 형성되고 그 위로 1차 금속 절연막(340)과 2차 금속 절연막(360)으로 구성되는 금속 절연막(370)이 형성되어 있으며, 그 위로 다시 2차 금속 배선층(380)이 형성된 모습이 도시되어 있다.
이상에서 설명한 바와 같이, 본 발명은 간격이 좁은 금속 배선 사이에서 공동이 형성될 수 있는 금속 절연막을 1차 금속 절연막과 2차 금속 절연막의 이중구조로 형성함과 동시에, 공동이 형성되는 1차 금속 절연막의 소정의 부분을 식각하는 공정을 포함함으로써 공동을 포함하지 않는 금속 절연막을 형성하는 것을 특징으로 한다.
본 발명에서는 1차/2차 금속 배선층 사이에서 형성되는 PEOX를 이용한 금속 절연막을 예로 설명하고 있으나, 공동을 제거하기 위하여 1차/2차 금속 절연막을 형성한다는 본 발명의 기술적 사상의 범위 내에서 자유롭게 적용할 수 있음은 자명하다.
본 발명에 따른 금속 절연막의 형성 방법은 1차 금속 절연막을 형성한 후에 공동이 형성된 소정의 부분을 습식 식각하고, 식각된 소정의 부분을 포함하는 1차 금속 절연막 위로 2차 금속 절연막을 추가로 형성하는 금속 절연막 형성 방법에 관한 것이며, 이러한 방법을 통하여 공동을 포함하지 않는 금속 절연막을 형성할 수 있으며, 공동을 제거함으로써 금속 절연막의 상하에 적층되는 금속 배선층들 사이를 임의의 패턴에 따라 전기적으로 절연함으로써 금속 절연막의 특성을 활성화할 수 있고, 나아가 반도체 소자의 전기적 특성을 향상할 수 있다.
Claims (5)
- (a) 산화막이 형성된 웨이퍼를 제공하는 단계;(b) 상기 산화막 위로 금속 배선층을 형성하는 단계;(c) 상기 금속 배선층 위로 금속 절연막을 형성하는 단계; 및(d) 상기 금속 절연막을 평탄화시키는 단계;를 포함하는 웨이퍼의 금속 절연막 형성 방법에 있어서,상기 (c) 단계의 금속 절연막은(c-1) 상기 금속 배선층 위로 1차 금속 절연막을 형성하는 단계;(c-2) 상기 1차 금속 절연막의 소정의 부분을 식각하는 단계; 및(c-3) 상기 식각된 1차 금속 절연막 위로 2차 금속 절연막을 형성하는 단계;를 포함하는 공정을 통하여 형성됨으로써, 상기 금속 절연막의 소정의 부분에 형성된 공동을 제거하는 것을 특징으로 하는 웨이퍼의 금속 절연막 형성 방법.
- 제 1 항에 있어서, 상기 (c-2) 단계는(c-2-1) 상기 소정의 부분을 제외한 상기 1차 금속 절연막 위로 감광막을 형성하는 단계; 및(c-2-2) 상기 감광막을 통하여 상기 1차 금속 절연막을 식각하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼의 금속 절연막 형성 방법.
- 제 1 항에 있어서, 상기 (d) 단계의 평탄화된 금속 절연막 위로 또 다른 금속 배선층이 형성되는 것을 특징으로 하는 웨이퍼의 금속 절연막 형성 방법.
- 제 1 항에 있어서, 상기 1차 금속 절연막과 상기 2차 금속 절연막은 각각 화학 기상 증착(CVD) 방법을 통하여 형성되는 것을 특징으로 하는 웨이퍼의 금속 절연막 형성 방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 금속 배선층은 각각 임의의 회로 패턴을 형성하는 것을 특징으로 하는 웨이퍼의 금속 절연막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980029933A KR20000009482A (ko) | 1998-07-24 | 1998-07-24 | 웨이퍼의 금속 절연막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980029933A KR20000009482A (ko) | 1998-07-24 | 1998-07-24 | 웨이퍼의 금속 절연막 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000009482A true KR20000009482A (ko) | 2000-02-15 |
Family
ID=19545136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980029933A KR20000009482A (ko) | 1998-07-24 | 1998-07-24 | 웨이퍼의 금속 절연막 형성 방법 |
Country Status (1)
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|---|---|
| KR (1) | KR20000009482A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763690B1 (ko) * | 2006-08-28 | 2007-10-04 | 동부일렉트로닉스 주식회사 | 층간절연막 형성을 위한 고밀도 플라즈마 화학기상증착장비의 제어방법 |
| CN111554576A (zh) * | 2020-05-18 | 2020-08-18 | 中国科学院微电子研究所 | 一种平坦化方法 |
-
1998
- 1998-07-24 KR KR1019980029933A patent/KR20000009482A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763690B1 (ko) * | 2006-08-28 | 2007-10-04 | 동부일렉트로닉스 주식회사 | 층간절연막 형성을 위한 고밀도 플라즈마 화학기상증착장비의 제어방법 |
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