KR20020078885A - 반도체 소자의 비어콘택 형성방법 - Google Patents

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Abstract

비어 홀과 도전성 플러그 형성시, FOX나 Silk 재질의 저유전율 막질과 CVD 막질을 도입해서 절연막 증착을 이루되, 공정 변경을 통해 비어 홀의 내부 계면을 따라 노출되는 절연막이 동종의 막질로 구성될 수 있도록 하므로써, 보잉 프로파일 발생을 막고, 저유전율 막질의 케이지 구조 변형에 의한 아웃개싱 소스 방출을 원천 봉쇄하며, 식각부족이나 과식각으로 인해 공정 불량이 발생되는 것을 막을 수 있도록 한 반도체 소자의 비어 콘택 형성방법이 개시된다.
이를 위하여 본 발명에서는, 절연기판 상에 금속막을 사이에 두고, 그 상·하부에 각각 장벽금속막이 놓이는 구조의 금속배선 라인을 형성하는 단계; 상기 결과물 상에 저유전율의 제 1 절연막과 CVD막 재질의 제 2 절연막을 순차 적층한 후 이를 CMP 처리하는 단계; 금속배선 라인의 표면이 일부 노출되도록, 제 2 절연막과 1 절연막을 순차식각하여 와이드 홀을 형성하는 단계; 와이드 홀 내에 CVD막 재질의 제 3 절연막을 채우는 단계; 비어 홀 형성부를 한정하는 레지스트 패턴을 마스크로해서, 와이드 홀 내의 상기 배선 라인 표면이 일부 노출되도록 제 3 절연막을 식각하여 비어 홀을 형성하는 단계; 에싱 및 습식 스트립 공정을 실시하는 단계; 비어 홀 내부가 충분히 채워지도록 상기 결과물 상에 장벽금속막을 개재해서 도전막을 형성하는 단계를 포함하는 반도체 소자의 비어 콘택 형성방법이 제공된다.

Description

반도체 소자의 비어 콘택 형성방법 {Method for fabricating via contact of semiconductor device}
본 발명은 비어 홀과 도전성 플러그 형성시 야기되는 불량 발생을 제거하여 공정 신뢰성을 향상시킬 수 있도록 한 반도체 소자의 비어 콘택 형성방법에 관한 것이다.
딥 서브마이크론(deep submicron) 시대로 접어들면서 반도체 소자의 집적도가 높아지게 되었고, 그 결과 단위 소자의 크기도 감소하게 되었다. 이로 인해 금속배선 간의 간격(space) 또한 작아지고 있어, 상·하부 배선 라인 간을 연결하기 위한 비어 홀의 경우 그 종횡비(aspect ratio)가 2.5 이상으로 커지게 되었다.
이와 같이 비어 홀의 종횡비가 증가될 경우, 기존의 CVD 방식으로는 배선 라인 간을 충분히 갭 필(gap fill)할 수 없을 뿐 아니라 이들 CVD 막질(PEOX, PE-TEOS, HDP 등)들의 경우 유전율이 4.0 이상으로 디바이스 특성 저하의 원인이 되고 있어, 현재는 비어 콘택 형성시 그 대체공정으로서 유동성이 좋은 FOX(Flowable OXIDE)나 Silk 재질의 저유전 막질을 이용해서 먼저 배선 라인 간을 갭 필한 후, 그 위에 다시 크랙(crack) 발생에 강한 CVD 막질을 증착하는 방식으로 절연막 증착을 이루고 있다.
이를 도 1a ~ 도 1d에 도시된 종래의 비어 콘택 형성방법을 보인 공정순서도를 참조해서 구체적으로 살펴보면 다음과 같다. 여기서는 편의상 상기 공정을 제 4 단계로 구분하여 설명한다.
제 1 단계로서, 도 1a와 같이 절연기판(100) 상에 Al 재질의 금속막(104)을 사이에 두고, 그 상·하부에 각각 장벽금속막(102b),(102a)이 놓이는 구조의 금속배선 라인을 형성한 후, 상기 배선 라인 간이 충분히 채워지도록 상기 결과물 상에 FOX나 Silk 재질의 제 1 절연막(106)을 형성한다. 이때, 상기 장벽금속막(102a),(102b)은 TiN의 단층 구조나 Ti/TiN의 적층 구조로 형성된다.
제 2 단계로서, 도 1b와 같이 상기 제 1 절연막(106) 상에 CVD막 재질의 제 2 절연막(108)을 형성한 후 이를 CMP 처리하여 막질을 평탄화하고, 비어 홀 형성부를 한정하는 레지스트 패턴(미도시)을 마스크로해서 상기 배선 라인의 표면이 일부 노출되도록 제 2, 제 1 절연막(108),(106)을 순차식각하여 비어 홀(h)을 형성한다. 이어, 비어 홀(h) 형성시 발생된 폴리머 성분을 제거하기 위하여 에싱(Ashing) 공정과 습식 스트립(wet strip) 공정을 실시한 다음, 비어 홀(h)의 내부 계면과 제 2 절연막(108)의 표면 노출부를 따라 얇은 두께의 장벽금속막(110)을 형성한다.
제 3 단계로서, 도 1c와 같이 상기 비어 홀(h) 내부가 충분히 채워지도록 장벽금속막(110) 상에 W 재질의 도전막(112)을 형성한다.
제 4 단계로서, 도 1d와 같이 평탄화된 제 2 절연막(108)의 표면이 노출되도록 상기 도전막(112)을 CMP 처리하여 비어 홀(h) 내에 도전성 플러그(W-plug)(112a)를 형성하므로써, 본 공정 진행을 완료한다.
하지만 상기와 같이 유전율이 낮고 유동성이 좋은 FOX나 Silk 재질의 저유전율 막질을 도입해서 절연막을 형성할 경우에는 도 2의 요부상세도에서 보인 바와 같이 비어 홀(h) 형성시나 도전성 플러그(112a) 형성시 다음과 같은 몇가지 문제가 발생된다.
첫째, 비어 홀(h) 형성시 절연 막질의 종류에 상관없이 동일 레시피로 식각 공정이 진행되므로 식각 공정이 완료되면 CVD 막질과 저유전율 막질간의 식각선택비 차이로 인해 상기 저유전율 절연막이 CVD 막질의 식각면보다 안쪽으로 치고 들어가 식각되는 보잉 프로파일(bowing profile)이 발생된다. 보잉 프로파일이 발생할 경우, 후속 공정시 이 부분에서는 장벽금속막(110)이 제대로 증착되지 않는 불량이 유발되므로 소자의 신뢰성 저하가 초래된다.
둘째, 에싱 공정시 비어 홀(h)의 내부 계면중, Ⅰ로 표시된 부분에서 저유전율 막질(FOX나 Silk)의 케이지(cage) 구조가 노멀 SiO2구조로 변형되는 불량이 발생된다. 상기 불량이 발생될 경우, 장벽금속막(110)과 W 재질의 도전막(112) 증착시 이것이 아웃개싱 소스(outgasing source)(도 2의 화살표)로 작용하게 되어 비어 홀 내부가 완전히 채워지기도 전에 비어 홀 상단이 막히게 되므로, 비어 홀(h) 내에 보이드가 생성되는 문제가 야기된다.
셋째, 비어 홀 형성시 식각선택비 차이로 인해 식각부족(unetch)이나 과식각(overetch) 현상이 빈번히 발생되는데, 식각부족이 발생하면 도전성 플러그(112a)와 배선 라인이 전기적으로 연결되지 못하여 도전성 플러그(112a)가 비어 콘택의 역할을 하지 못하는 결과가 초래되고, 반면 과식각이 발생하면 VEST(Via Etch Stopping TiN) 공정이 VESA(Via Etch Stopping Al) 공정으로 변형되어져, 후단 열처리 공정 진행시 금속막(104) 내의 Al 성분이 도전성 플러그(112a) 내로 타고 올라와 말뚝 결함을 유발시키므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 비어 콘택 형성시 FOX나 Silk 재질의 저유전율 막질과 CVD 막질을 도입해서 절연막 증착을 이루되, 공정 변경을 통해 비어 홀의 내부 계면을 따라 노출되는 절연막을 동종의 막질로 구성할 수 있도록 하므로써, 보잉프로파일 발생을 막고, 저유전율 막질의 케이지 구조 변형에 의한 아웃개싱 소스 방출을 원천 봉쇄하며, 식각부족이나 과식각으로 인해 야기되는 불량 발생을 막을 수 있도록 한 반도체 소자의 비어 콘택 형성방법을 제공함에 있다.
도 1a ~ 도 1d는 종래 반도체 소자의 비어 콘택 형성방법을 보인 공정순서도,
도 2는 도 1a ~ 도 1d에 제시된 공정을 적용해서 비어 콘택을 형성할 때 도 1d의 A 부분에 야기되는 불량 발생 형태를 보인 요부상세도,
도 3a ~ 도 3f는 본 발명에 의한 반도체 소자의 비어 콘택 형성방법을 보인 공정순서도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 절연기판 상에 금속막을 사이에 두고, 그 상·하부에 각각 장벽금속막이 놓이는 구조의 금속배선 라인을 형성하는 단계; 상기 금속배선 라인을 포함한 상기 절연기판 상에 저유전율의 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상에 CVD막 재질의 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 CMP 처리하여 평탄화하는 단계; 상기 금속배선 라인의 표면이 일부 노출되도록, 상기 제 2 절연막과 상기 1 절연막을 순차식각하여 와이드 홀을 형성하는 단계; 상기 와이드 홀 내에 CVD막 재질의 제 3 절연막을 채우는 단계; 비어 홀 형성부를 한정하는 레지스트 패턴을 마스크로해서, 상기 와이드 홀 내의 상기 배선 라인 표면이 일부 노출되도록 상기 제 3 절연막을 식각하여 비어 홀을 형성하는 단계; 에싱 공정과 습식 스트립 공정을 실시하는 단계; 상기 비어 홀 내부가 충분히 채워지도록, 상기 결과물 상에 장벽금속막을 개재해서 도전막을 형성하는 단계; 및 상기 제 2 절연막의 표면이 노출되도록 상기 도전막과 상기 장벽금속막을 CMP 처리하여 상기 비어 홀 내에 도전성 플러그를 형성하는 단계를 포함하는 반도체 소자의 비어 콘택 형성방법이 제공된다.
상기와 같이 공정을 진행할 경우, 비어 홀 내부 계면을 따라 노출되는 절연막질의 종류가 동일하므로 비어 홀 형성시 식각선택비 차이로 인해 야기되던 보잉 프로파일 발생을 막을 수 있고, 저유전율 막질이 비어 홀 내부 계면에 노출되지 않으므로 저유전율 막질의 케이지 구조 변형에 의한 아웃개싱 소스 방출을 원천적으로 봉쇄할 수 있으며, 식각선택비가 동일하므로 비어 홀 형성시 식각부족이나 과식각이 유발되는 것을 최소화할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3a ~ 도 3f는 본 발명에서 제안된 반도체 소자의 비어 콘택 형성방법을 보인 공정순서도로서, 이를 참조해서 그 제조방법을 제 6 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 3a와 같이 절연기판(200) 상에 Al 재질의 금속막(204)을 사이에 두고, 그 상·하부에 각각 장벽금속막(202b),(202a)이 놓이는 구조의 금속배선 라인을 형성한 후, 상기 배선 라인 간이 충분히 채워지도록 상기 결과물 상에 FOX나 Silk 재질의 제 1 절연막(206)을 형성하고, 그 위에 CVD막(예컨대, PEOX, PE-TEOS, HDP 등) 재질의 제 2 절연막(208)을 형성한다. 이때, 상기 장벽금속막(202a),(202b)은 TiN의 단층 구조나 Ti/TiN의 적층 구조로 형성된다.
제 2 단계로서, 도 3b와 같이 상기 제 2 절연막(208)을 CMP 처리하여 막질 평탄화를 이룬 후, 상기 배선 라인의 표면이 일부 노출되도록 제 2 절연막(208)과 1 절연막(206)을 순차식각하여 와이드 홀(w)을 형성한다. 이때, 상기 와이드 홀(w)은 이후 형성될 비어 홀보다 큰 사이즈로 형성된다.
제 3 단계로서, 도 3c와 같이 상기 와이드 홀(w) 내부가 충분히 채워지도록 상기 결과물 상에 CVD막(예컨대, PEOX, PE-TEOS, HDP 등) 재질의 제 3 절연막(210)을 형성한다.
제 4 단계로서, 도 3d와 같이 상기 제 2 절연막(208)의 표면이 노출되도록 제 3 절연막(210)을 CMP 처리하여, 와이드 홀(w) 내부에만 선택적으로 제 3 절연막(210)을 남긴다.
이처럼, 와이드 홀(w) 형성 공정과 상기 홀(w) 내부를 제 3 절연막(210)으로 채우는 공정을 별도 더 추가한 것은, 비어 홀 형성 부위에 인위적으로 동종의 절연 막질만이 남도록해서 이후 비어 홀 형성시 식각선택비 차이가 발생하는 것을 막고, 아울러 비어 홀 내부 계면에 저유전율 재질의 제 1 절연막(206)이 노출되지 않도록 해서 상기 막질의 변형으로 인해 야기되는 불량 발생(예컨대, 보이드 발생)을 막기 위함이다.
제 5 단계로서, 도 3e와 같이 비어 홀 형성부를 한정하는 레지스트 패턴(미도시)을 마스크로해서 와이드 홀(w) 내의 상기 배선 라인 표면이 일부 노출되도록 상기 제 3 절연막(210)을 선택식각하여 비어 홀(h)을 형성한다. 이어, 비어 홀(h) 형성시 발생된 폴리머 성분을 제거하기 위해 에싱 공정과 습식 스트립 공정을 실시한 다음, 상기 비어 홀(h) 내부가 충분히 채워지도록 상기 결과물 상에 장벽금속막(212)을 개재해서 W 재질의 도전막(214)을 형성한다.
제 6 단계로서, 도 3f와 같이 상기 제 2 절연막(208)의 표면이 노출되도록 상기 도전막(214)과 장벽금속막(212)을 CMP 처리하여 비어 홀(h) 내에 도전성 플러그(W-plug)를 형성하므로써, 본 공정 진행을 완료한다.
이와 같이 비어 콘택 공정을 진행할 경우, FOX나 Silk 재질의 저유전율 막질과 CVD 막질을 도입해서 절연막 증착을 이루더라도 별도 추가된 와이드 홀(w) 형성 공정과 그 내부를 제 3 절연막(210)으로 채우는 공정을 통해, 비어 홀(h) 내부 계면을 따라 동종의 제 3 절연막(210)만이 노출되도록 할 수 있게 되므로, 비어 홀(h) 형성시 이종 절연 막질 간의 식각선택비 차이로 인해 야기되던 보잉 프로파일 발생을 막을 수 있게 된다. 따라서, 보잉 프로파일 발생으로 인해 야기되던 장벽금속막(212)의 증착 불량을 방지할 수 있게 된다.
또한, 비어 홀(h) 내부 계면을 통해 노출되는 막질의 종류가 동일하여 비어 홀(h)을 형성하기 위한 식각 공정시 식각선택비가 동일하게 되므로 과식각이나 식각부족 현상이 야기되는 것을 최소화할 수 있게 되고, 아울러 기존대비 VEST, VESA 공정의 컨트롤(control)이 용이하게 된다.
게다가, 비어 홀(h)의 내부 계면에 저유전율 재질의 제 1 절연막(206)이 노출되지 않으므로 에싱 공정시 저유전율 막질의 변형이 일어나는 것을 막을 수 있게 된다. 그 결과, 상기 저유전율 막질의 케이지 구조 변형에 의한 아웃개싱 소스 방출을 원천적으로 봉쇄할 수 있게 되므로, 비어 홀(h) 내에 W 재질의 도전막(214) 증착시 보이드가 생성되는 것을 피할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, FOX나 Silk 재질의 저유전율막질과 CVD 막질을 도입해서 절연막 증착을 이루더라도 공정 변경을 통해 비어 홀의 내부 계면을 따라 노출되는 절연막을 동종의 막질(예컨대, CVD막 재질의 제 3 절연막)로 구성할 수 있게 되므로, 1) 비어 홀 형성시 식각선택비 차이로 인해 야기되던 보잉 프로파일 발생을 막을 수 있게 되고, 2) 저유전율 막질 변형에 의한 아웃개싱 소스 방출을 원천 봉쇄할 수 있어 비어 홀 내에 보이드가 생성되는 것을 방지할 수 있으며, 3) 비어 홀 형성시 식각부족이나 과식각이 야기되는 것을 최소화할 수 있게 된다.

Claims (7)

  1. 절연기판 상에 금속막을 사이에 두고, 그 상·하부에 각각 장벽금속막이 놓이는 구조의 금속배선 라인을 형성하는 단계;
    상기 금속배선 라인을 포함한 상기 절연기판 상에 저유전율의 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상에 CVD막 재질의 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막을 CMP 처리하여 평탄화하는 단계;
    상기 금속배선 라인의 표면이 일부 노출되도록, 상기 제 2 절연막과 상기 1 절연막을 순차식각하여 와이드 홀을 형성하는 단계;
    상기 와이드 홀 내에 CVD막 재질의 제 3 절연막을 채우는 단계;
    비어 홀 형성부를 한정하는 레지스트 패턴을 마스크로해서, 상기 와이드 홀 내의 상기 금속배선 라인 표면이 일부 노출되도록 상기 제 3 절연막을 식각하여 비어 홀을 형성하는 단계;
    에싱 공정과 습식 스트립 공정을 실시하는 단계;
    상기 비어 홀 내부가 충분히 채워지도록, 상기 결과물 상에 장벽금속막을 개재해서 도전막을 형성하는 단계; 및
    상기 제 2 절연막의 표면이 노출되도록 상기 도전막과 상기 장벽금속막을 CMP 처리하여 상기 비어 홀 내에 도전성 플러그를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 비어 콘택 형성방법.
  2. 제 1항에 있어서, 상기 와이드 홀은 상기 비어 홀보다 큰 사이즈로 형성하는 것을 특징으로 하는 반도체 소자의 비어 콘택 형성방법.
  3. 제 1항에 있어서, 상기 제 1 절연막은 FOX나 Silk 재질로 형성하는 것을 특징으로 하는 반도체 소자의 비어 콘택 형성방법.
  4. 제 1항에 있어서, 상기 제 2 절연막과 상기 제 3 절연막은 PEOX, PE-TEOS, HDP중 선택된 어느 한 재질로 형성하는 것을 특징으로 하는 반도체 소자의 비어 콘택 형성방법.
  5. 제 1항에 있어서, 상기 금속막은 Al 재질로 형성하는 것을 특징으로 하는 반도체 소자의 비어 콘택 형성방법.
  6. 제 1항에 있어서, 상기 와이드 홀 내에 CVD막 재질의 제 3 절연막을 채우는 단계는,
    상기 와이드 홀 내부가 충분히 채워지도록, 상기 와이드 홀을 포함한 상기 제 2 절연막 상에 CVD막 재질의 제 3 절연막을 형성하는 단계와;
    상기 제 2 절연막의 표면이 노출되도록 상기 제 3 절연막을 CMP 처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비어 콘택 형성방법.
  7. 제 1항에 있어서, 상기 도전막은 W 재질로 형성하는 것을 특징으로 하는 반도체 소자의 비어 콘택 형성방법.
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