KR100734085B1 - 반도체소자의 금속배선 형성방법 - Google Patents

반도체소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 그 구성은 실리콘기판상에 제1금속배선을 형성하는 단계; 상기 제1금속배선을 포함한 상기 실리콘기판의 상면에 제1산화막을 형성하는 단계; 상기 제1산화막상에 제2산화막과 제3산화막을 순차적으로 형성하는 단계; 상기 제3산화막과 제2산화막을 선택적으로 패터닝하여 상기 제1금속배선 상면의 제1산화막부분이 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀을 포함한 전체 구조의 상면에 제4산화막을 형성하는 단계 ; 상기 제4산화막과 제1산화막을 선택적으로 패터닝하여 상기 제1금속배선의 상면을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀을 포함한 전체 구조의 상면에 금속장벽층을 형성하는 단계; 상기 금속장벽층을 포함한 제2콘택홀내에 텅스텐막을 형성하는 단계; 및 상기 텅스텐막상에 제2금속배선을 형성하는 단계;를 포함하여 구성되고, 콘택을 이용한 금속배선간의 연결시에 콘택홀내의 오염발생을 방지하여 콘택매립을 양호하게 이룰 수 있다.

Description

반도체소자의 금속배선 형성방법{Method for forming metal line of semiconductor device}
도 1는 종래 기술에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 공정단면도이다.
도 2는 종래기술에 따른 반도체소자의 금속배선 형성방법에 있어서, 콘택홀내에 오염발생으로 인한 콘택매립의 불량을 나타낸 현미경 사진이다.
도 3 내지 도 9은 본 발명에 따른 반도체소자의 형성방법을 설명하기 위한 공정단면도이다.
도 10은 본 발명에 따른 반도체소자의 금속배선 형성방법에 있어서, 콘택매립이 양호하게 이루어진 단면을 도시한 현미경 사진이다.
[도면부호의설명]
21 : 실리콘기판 23 : 제1금속배선
27 : 제1산화막 29 : 제2산화막
31 : 제3산화막 32 : 제1콘택홀
33 : 제4산화막 35 : 제2콘택홀
37 : 금속장벽층 39 : CVD 텅스텐막
41 : 제2금속배선
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로서, 보다 상세하게는 콘택홀을 이용한 금속배선간의 연결시에 콘택홀내의 오염발생을 방지하여 콘택매립을 양호하게 이루어지도록 한 반도체소자의 금속배선 형성방법에 관한 것이다.
일반적으로, 반도체 기판과 배선 사이 또는 상·하층 배선 사이를 전기적으로 연결하기 위한 접속 통로로서 콘택홀을 형성하고 있으며, 이러한 콘택홀을 매립하기 위한 금속 배선의 재료로는 전도도가 높고, 경제성이 있는 텅스텐막이 주로 이용되고 있다.
그러나, 콘택홀의 크기가 감소함에 따라, 종래의 일반적인 CVD 방법으로는 콘택홀내에 텅스텐막을 완전히 매립시키지 못하기 때문에, 콘택홀 내부의 불연속적 증착은 최종 텅스텐 증착 공정후 콘택 내부에 동공(void)이 형성되어 금속 배선 신뢰성에 악영향을 주게 된다.
이러한 관점에서, 종래기술에 따른 반도체소자의 금속배선 형성방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 단면도이다.
도 2는 종래기술에 따른 반도체소자의 금속배선 형성방법에 있어서, 콘택홀내에 오염발생으로 인한 콘택매립의 불량을 나타낸 현미경 사진이다.
종래기술에 따른 반도체소자의 금속배선 형성방법은, 도 1에 도시된 바와같이, 먼저 실리콘기판(1)상에 금속물질층(미도시)을 형성하고, 상기 금속물질층(미도시)상에 금속배선영역을 한정하기 위한 제1감광막패턴(미도시)을 형성한다.
그다음, 상기 제1감광막패턴을 마스크로 상기 금속물질층(미도시)을 선택적으로 패터닝하여 제1금속배선(3)을 형성한다.
이어서, 상기 제1감광막패턴을 제거하고, 상기 제1금속배선(3)을 포함한 상기 실리콘기판(1)의 상면에 제1산화막(7)을 증착하고, 상기 제1산화막(7)상에 SOG방식으로 제2산화막(9)을 증착한다.
그다음, 상기 제2산화막막(9)상에 제3산화막(11)을 형성한후 상기 제3산화막
(11)상에 금속배선 콘택영역을 한정하는 제2감광막패턴(미도시)을 형성한다.
이어서, 상기 제2감광막패턴(미도시)을 마스크로 상기 제1금속배선(3)의 상면이 노출되도록 상기 제3산화막(11)과 제2산화막(9) 및 제1산화막(7)을 순차적으로 제거하여 금속배선 연결용 콘택홀(미도시)을 형성한다.
그다음, 상기 콘택홀(미도시)을 포함한 전체 구조의 상면에 Ti/TiN으로 구성된 금속장벽층(13)을 형성한다.
이어서, 상기 콘택홀(미도시)내의 금속장벽층(13)상에 CVD 텅스텐막(15)을 형성하고, 상기 CVD텅스텐막(15)을 포함한 전체 구조의 상면에 금속물질층(미도시)을 증착하고, 상기 금속배물질층(미도시)을 선택적으로 패터닝하여 제2 금속배선 (17)을 형성하므로써 제1금속배선(3)과 제2금속배선(17)의 상호연결을 완료한다.
그러나, 상기와 같은 종래기술에 있어서는, 금속배선간의 절연과 함께 층간절연막으로 사용되는 산화막(SiO2)(9)은 점도가 낮아 플로잉(flowing) 능력이 우수한 반면에 막이 다공성(porous)이기 때문에 식각시 데미지가 크게 나타나고, 이후 공정진행시 데미지를 받은 부분에서 아웃게싱(out gassing)되는 특성을 나타내므로써 콘택플러그로 사용되는 텅스텐 증착을 방해하는 요인으로 작용한다.
특히, 금속배선간을 연결하기 위해 형성된 콘택홀(미도시)의 측면부분에 노출된 제2산화막(9)이 식각으로 인한 데미지때문에 대기중의 수분, 예를들면 H2O를 흡수하게 된다.
따라서, 이후의 금속장벽층(13) 및 CVD텅스텐막(15)형성을 위한 공정 진행시에, 고온으로 인한 수분의 기체 제거 현상(out gassing)이 발생하게 되어 CVD 텅스텐막의 원료가스인 WF6 , SiH4, H2가 들어 오는 것을 방해하므로써, 도1의 "A" 및 도 2에서와 같이, 콘택홀매립이 완전하게 이루어지지 않는 현상이 발생한다.
이러한 불완전한 콘택매립특성은 제2산화막(9)이 금속배선과 맞닿는 부분에서는 예외없이 발생하는 문제점이 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 콘택홀을 통한 금속배선간의 연결시에 콘택홀내의 오염발생을 방지하여 양호한 콘택매립이 이루어지도록 한 반도체소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 금속배선 형성방법은, 실리콘기판상에 제1금속배선을 형성하는 단계; 상기 제1금속배선을 포함한 상기 실리콘기판의 상면에 제1산화막을 형성하는 단계; 상기 제1산화막상에 제2산화막과 제3산화막을 순차적으로 형성하는 단계; 상기 제3산화막과 제2산화막을 선택적으로 패터닝하여 상기 제1금속배선 상면의 제1산화막부분이 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀을 포함한 전체 구조의 상면에 제4산화막을 형성하는 단계; 상기 제4산화막과 제1산화막을 선택적으로 패터닝하여 상기 제1금속배선의 상면을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀을 포함한 전체 구조의 상면에 금속장벽층을 형성하는 단계; 상기 금속장벽층을 포함한 제2콘택홀내에 텅스텐막을 형성하는 단계; 및 상기 텅스텐막상에 제2금속배선을 형성하는 단계;를 포함하는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 금속배선 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 3 내지 도 9는 본 발명에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 공정단면도이다.
도 10은 본 발명에 따른 반도체소자의 금속배선 형성방법에 있어서, 콘택매립이 양호하게 이루어진 단면을 도시한 현미경 사진이다.
본 발명에 따른 반도체소자의 금속배선 형성방법은, 도 3에 도시된 바와같이, 먼저 실리콘기판(21)상에 금속물질층(미도시)을 형성하고, 상기 금속물질층(미도시)상에 금속배선영역을 한정하기 위한 제1감광막 패턴(미도시)을 형성한다. 이 때, 상기 금속물질층은, 도면에는 도시하지 않았지만, Ti층/Ar층/Ti층/TiN층을 순차적으로 증착한 적층구조로 구성되어 있다.
그다음, 상기 제1감광막패턴(미도시)을 마스크로 상기 금속물질층(미도시)을 선택적으로 패터닝하여 제1금속배선(23)을 형성한다.
이어서, 상기 제1감광막패턴(미도시)을 제거하고, 상기 제1금속배선(23)을 포함한 상기 실리콘기판(21)의 상면에 CVD방식으로 제1산화막(27)을 증착하고, 상기 제1산화막(27)상에 SOG방식으로 제2산화막(29)을 증착하고, 상기 제2산화막(29)상에 CVD방식으로 제3산화막(31)을 증착한다.
그다음, 도면에는 도시하지 않았지만, 상기 제3산화막(31)상에 제2감광막(미도시)을 도포하고, 이를 포토리소그래피공정기술을 이용한 노광 및 현상공정을 통해 선택적으로 제거하여 제2감광막패턴(미도시)을 형성한다.
이어서, 도 4에 도시된 바와같이, 상기 제2감광막패턴(미도시)을 마스크로 상기 제3산화막(31)과 제2산화막(29)을 선택적으로 제거하여 상기 제1금속배선(23)상의 제1산화막(27)부분을 노출시키는 제1콘택홀(32)을 형성한다.
그다음, 도 5에 도시된 바와같이, 상기 제2감광막패턴(미도시)을 제거하고, 제1콘택홀(32)을 포함한 전체 구조의 상면에 CVD방식으로 제4산화막(33)을 증착한다. 이때, 상기 CVD방식으로 증착한 제4산화막(33)은 아웃개싱(out gassing)이 발생하지 않는다.
이어서, 도면에는 도시하지 않았지만, 상기 제5산화막(33)상에 제3감광막(미도시)을 도포하고, 이를 포토리소그래피공정기술을 이용한 노광 및 현상공정을 통 해 선택적으로 제거하여 제3감광막패턴(미도시)을 형성한다.
그다음, 도 6에 도시된 바와같이, 상기 제3감광막패턴(미도시)을 마스크로 상기 제5산화막(33)과 선택적으로 패터닝된 제4산화막패턴(31a) 및 제3산화막(29a)그리고 제1산화막(27)을 순차적으로 제거하여 상기 제1금속배선(23)의 상면을 노출시키는 제2콘택홀(35)을 형성한다. 이때, 상기 제2콘택홀(35)의 폭은 제1콘택홀(32)의 폭보다 작기 때문에 콘택홀측벽에 아웃개싱 특성을 나타내는 SOG 물질은 노출되지 않는다.
이어서, 도 7에 도시된 바와같이, 상기 제2콘택홀(35)을 포함한 전체 구조의 상면에 PVD방법을 이용하여 Ti/TiN 으로 이루어진 금속장벽층(37)을 증착한다.
그다음, 도 8에 도시된 바와같이, 상기 제2콘택홀(35)내의 상기 금속장벽층(37)상에 CVD텅스텐막(39)을 형성한다. 이때, 상기 CVD 텅스텐막(39)증착시에, 증착온도가 높다 하더라도 아웃개싱되는 막, 즉 SOG막(29)이 제2콘택홀(35)의 측벽표면에 직접 노출되지 않기 때문에 CVD 텅스텐막(39)의 원료 가스인 WF6, SiH2, H2 가 수분의 방해없이 원활하게 제2콘택홀(35)의 바닥까지 플로우되어 오염(poison)없이 증착되게 된다.
이어서, 도 9에 도시된 바와같이, 상기 CVD텅스텐막(39)을 포함한 전체 구조의 상면에 Ti/Ar/TiN으로 구성된 제2금속배선(41)을 형성하므로써 제1금속배선(23)과 제2금속배선(41)의 상호연결을 완료한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 금속배선 형성방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 금속배선 형성방법에 있어서는, 제1금속배선위의 SOG막을 미리 제거하여 제1콘택홀을 형성한다음 상기 제1콘택홀내에 아웃개싱이 발생하지 않는 산화막을 증착한후 제2콘택홀을 형성하므로써 제2 콘택홀측벽에 아웃개싱되는 SOG막이 노출되는 것을 방지할 수 있다.
따라서, 이후 금속장벽층 증착후 CVD텅스텐막 증착시에 증착가스들이 제2콘택홀 바닥부분까지 원활하게 유입되므로써 오염(poison)발생없이 도 10에서와 같이, 양호한 CVD텅스텐막을 형성할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (6)

  1. 실리콘기판상에 제1금속배선을 형성하는 단계;
    상기 제1금속배선을 포함한 상기 실리콘기판의 상면에 제1절연막을 형성하는 단계;
    상기 제1절연막상에 제2절연막과 제3절연막을 순차적으로 형성하는 단계;
    상기 제3절연막과 제2절연막을 선택적으로 패터닝하여 상기 제1금속배선 상면의 제1절연막부분이 노출시키는 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀을 포함한 전체 구조의 상면에 제4절연막을 형성하는 단계;
    상기 제4절연막과 제1절연막을 선택적으로 패터닝하여 상기 제1금속배선의 상면을 노출시키는 제2콘택홀을 형성하는 단계;
    상기 제2콘택홀을 포함한 전체 구조의 상면에 금속장벽층을 형성하는 단계;
    상기 금속장벽층을 포함한 제2콘택홀내에 텅스텐막을 형성하는 단계; 및
    상기 텅스텐막상에 제2금속배선을 형성하는 단계;
    를 포함하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제2절연막은 SOG막을 포함하는 것을 특징으로하는 반 도체소자의 금속배선 형성방법.
  4. 제1항에 있어서, 상기 제2콘택홀의 폭은 제1콘택홀의 폭보다 작은 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  5. 제3항에 있어서, 상기 SOG막은 제2콘택홀의 표면에 노출되지 않는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  6. 제1항에 있어서, 상기 제1, 3 및 4 절연막은 CVD산화막을 포함하는 것을 것을 특징으로하는 반도체소자의 금속배선 형성방법.
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