KR100679822B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 금속 배선이 공기중으로 노출되어 부식되는 것을 방지하는 것으로서, 전도층을 가지는 반도체 기판 위에 형성되어 있는 확산 방지막, 확산 방지막 위에 형성되어 있는 식각 정지막, 식각 정지막 위에 형성되어 있는 비아홀 및 비아홀 보다 폭이 넓은 트렌치를 가지는 금속간 절연막, 그리고 비아홀 및 상기 트렌치 내부를 채우는 금속 배선을 포함하며, 금속간 절연막의 비아홀은 확산 방지막 및 식각 정지막을 관통하여 반도체 기판의 전도층에 연결된다. 본 발명에 따르면 다층 구조의 금속 배선 형성을 위해 전도층을 포함하는 반도체 기판 위에 확산 방지막, 식각 정지막 및 금속간 절연막을 차례로 배치함으로써 트렌치 및 비아홀을 형성하기 위해 금속간 절연막을 패터닝하는 공정 중, 트렌치 패턴 및 비아 채움막을 제거하는 공정에 의해 확산 방지막이 손실되어 300Å이하의 두께를 가지는 것을 방지함으로써 반도체 기판의 전도층이 공기중에 노출되어 부식되는 것을 방지하여 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
금속 배선, 확산 방지막

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1 내지 도 10은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 단계별로 도시한 도면이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 금속 배선은 알루미늄 및 그 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 반도체 기판 내에 형성되어 있는 회로를 연결한다.
이러한 금속 배선은 근래 들어 반도체 소자가 미세화 됨에 따라 점차적으로 CD(critical dimension)가 작아지고 있다. 이에 따라 미세 패턴의 금속 배선을 용이하게 형성하기 위해 다마신(damascene) 공정을 도입하였다.
따라서, 금속 배선은 전도층을 포함하는 반도체 기판 위에 확산 방지막을 만들고 그 위에 금속간 절연막(inter-metal dielectric, IMD)을 만들고, 금속간 절연막 위에 감광막을 이용하여 비아홀 패턴을 만들어 이를 마스크로 삼아 금속간 절연막 을 패터닝 하여 비아홀을 만들고, 비아홀 내부에 감광막을 채우고 리세스(recess) 공정을 진행한 다음 금속간 절연막 위에 감광막을 이용하여 트렌치 패턴을 만들고 이를 마스크로 하여 금속간 절연막을 식각하여 트렌치를 만든 다음, 비아홀 내부를 채우는 감광막 및 트렌치 패턴을 제거하고, 비아홀 및 트렌치 내부에 잔류하는 파티클(paticle)을 제거하는 세정 공정을 진행한 다음, 비아홀 및 트렌치 내부를 구리 금속으로 채움으로써 만들어진다.
이러한 공정을 통해 만들어지는 금속 배선은 다층 구조로 만들어 질 수 있는데, 이때, 확산 방지막은 상부 구리 금속 배선 제조 공정 진행시 하부 구리 금속 배선이 상부 금속간 절연막 내부로 확산되는 것을 방지하는 역할을 한다. 이러한 확산 방지막은 적어도 300Å 이상의 두께로 형성되는 것이 바람직하다.
그러나 확산 방지막은 비아홀 내부를 채우는 감광막을 제거하는 공정에 영향을 받아 소정의 두께로 불균일하게 식각되어 부분적으로 300Å이하의 두께를 가지는 부분이 생길 수 있다. 이로 인해, 세정 공정 작업에 의해 하부 구리 금속 배선이 공기중으로 노출되어 부식(corrosion)됨으로써 반도체 소자의 전기적 특성 및 신뢰성이 저하될 수 있다.
따라서, 본 발명에서는 금속 배선이 공기중으로 노출되어 부식되는 것을 방지함으로써 반도체 소자의 전기적 특성 및 신뢰성을 향상할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 전도층을 가지는 반도체 기판 위에 형성되어 있는 확산 방지막, 상기 확산 방지막 위에 형성되어 있는 식각 정지막, 상기 식각 정지막 위에 형성되어 있는 비아홀 및 상기 비아홀 보다 폭이 넓은 트렌치를 가지는 금속간 절연막, 그리고 상기 비아홀 및 상기 트렌치 내부를 채우는 금속 배선을 포함하며, 상기 금속간 절연막의 비아홀은 상기 확산 방지막 및 상기 식각 정지막을 관통하여 상기 반도체 기판의 전도층에 연결된다.
상기 식각 정지막은 SiOF 물질로 이루어질 수 있고, 상기 식각 정지막은 400Å 내지 500Å의 두께를 가질 수 있다.
전도층을 가지는 반도체 기판 위에 질화규소로 이루어진 확산 방지막을 형성하는 단계, 상기 확산 방지막 위에 SiOF로 이루어진 식각 정지막을 형성하는 단계, 상기 식각 정지막 위에 금속간 절연막을 형성하는 단계, 상기 금속간 절연막 위에 비아홀 패턴을 형성하는 단계, 상기 비아홀 패턴을 마스크로 삼아 상기 금속간 절연막을 패터닝하여 상기 식각 정지막을 노출하는 비아홀을 형성하는 단계, 상기 금속간 절연막 위에 트렌치 패턴을 형성하는 단계, 상기 트렌치 패턴을 마스크로 삼아 상기 금속간 절연막을 패터닝하여 상기 비아홀 보다 폭이 넓은 트렌치를 형성하는 단계, 상기 비아홀 및 상기 트렌치 내벽을 세정하는 단계, 상기 노출된 식각 정지막을 제거하는 단계, 그리고 상기 노출된 확산 방지막을 제거하는 단계를 포함한다.
상기 비아홀 형성 단계에서 상기 식각 정지막은 식각 정지점일 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기 술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 본 발명의 실시예에 따른 반도체 소자의 금속 배선 및 그 형성 방법에 대하여 도면을 참고로 하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 소자의 구조를 도시한 도면이다.
우선, 도 1을 참고로 하여 반도체 소자의 구조에 대하여 상세히 설명한다.
도 1에 도시한 바와 같이, 소자 분리막(70) 및 고농도 접합 영역(90)이 형성된 반도체 기판(110) 위에 게이트 절연막(75) 및 게이트 전극(80)이 차례로 형성되어 있고, 게이트 절연막(75) 및 게이트 전극(80) 측면에 스페이서(85)가 형성되어 있고, 노출된 반도체 기판(110) 위에 하부 확산 방지막(120)과 하부 식각 정지막(130)이 차례로 형성되어 있고, 하부 식각 정지막(130), 스페이서(85) 및 게이트 전극(80) 위에 하부 비아홀(155) 및 하부 트렌치(157)를 가지는 하부 금속간 절연막(inter-metal insulator, IMD)(175)이 형성되어 있고, 하부 비아홀(155) 및 하부 트렌치(157) 내벽에 하부 배리어막(180)이 형성되어 있고, 하부 배리어막(180) 위에 하부 비아홀(155) 및 하부 트렌치(157)를 채우는 하부 금속 배선(190)이 형성되어 있다. 그리고 이러한 구조를 갖는 반도체 기판(110) 위에 상부 확산 방지막(200) 및 상부 식각 정지막(210)이 차례로 형성되어 있고, 상부 식각 정지막(210) 위에 상부 비아홀(235) 및 상부 트렌치(237)을 가지는 상부 금속간 절연막(235)이 형성되어 있고, 상부 비아홀(235) 및 상부 트렌치(237) 내벽에 상부 배리어막(270)이 형성되어 있고, 상부 배리어막(270) 위에 상부 비아홀(235) 및 상부 트렌치(237)를 채우는 상부 금속 배선(280)이 형성되어 있다.
여기서, 하부 금속간 절연막(175)은 제1 실란막(140), 하부 FSG막(fluoride-doped silicate glass layer)(150) 및 제2 실란막(160)으로 구성될 수 있으며, 상부 금속간 절연막(235)은 제3 실란막(220), 상부 FSG막(230) 및 제4 실란막(240)으로 구성될 수 있다.
도 2 내지 도 10은 본 발명의 한 실시예에 따른 반도체 소자를 제조 단계별로 도시한 도면이다.
도 2에 도시한 바와 같이, 소자 분리막(70) 및 고농도 접합 영역(90)이 형성된 반도체 기판(110) 위에 게이트 절연막(75) 및 게이트 전극(80)을 차례로 형성하고, 게이트 절연막(75) 및 게이트 전극(80) 측면에 스페이서(85)를 형성한다. 그리고 반도체 기판(110) 위에 하부 확산 방지막(120)을 형성하고, 하부 확산 방지막(120) 위에 하부 식각 정지막(130)을 형성하고, 하부 식각 정지막(130), 스페이서(85) 및 게이트 전극(80) 위에 하부 금속간 절연막(175)을 형성한다.
이때, 하부 식각 정지막(130)은 유전 상수(k)가 낮은 SiOF막으로 이루어지며, 400Å 내지 500Å 정도의 두께로 형성하는 것이 바람직하다.
하부 금속간 절연막(175)은 차례로 형성된 제1 실란막(140), 하부 FSG막(fluoride-doped silicate glass layer)(150) 및 제2 실란막(160)으로 이루어질 수 있다.
다음, 도 3에 도시한 바와 같이, 하부 금속간 절연막(175) 위에 감광막으로 이루어진 하부 비아홀 패턴(165)을 형성하고, 이를 마스크로 삼아 하부 식각 정지막(130)이 노출되도록 하부 금속간 절연막(175)을 식각하여 하부 비아홀(155)을 형성한다. 여기서, 하부 식각 정지막(130)은 식각 정지점이다.
이어, 하부 비아홀(155) 내부를 노블락(novolac) 또는 바크(barc)로 이루어진 하부 비아 채움막(145)으로 채운다.
그런 다음, 도 4에 도시한 바와 같이, 하부 비아 채움막(145)의 1/3 내지 1/2정도를 제거하는 리세스(recess) 공정을 진행하고, 하부 금속간 절연막(175)및 하부 비아 채움막(145) 위에 감광막으로 이루어진 하부 트렌치 패턴(170)을 형성한다.
이어, 도 5에 도시한 바와 같이, 하부 트렌치 패턴(170)을 마스크로 하여 하부 금속간 절연막(175)을 식각하여 트렌치(157)를 형성한다.
그 다음, 하부 트렌치 패턴(170)을 제거하고, 하부 비아 채움막(145)을 제거하여 하부 식각 정지막(130)이 드러나게 한다. 그리고 이러한 식각 공정으로 인해 하부 트렌치(157) 및 하부 비아홀(155) 내벽에 잔류하는 파티클(paticle)을 제거하 기 위한 세정 공정을 진행하는데, 이 공정에 의해 하부 식각 정지막(130)의 일부분이 손실될 수 있다.
그러나 하부 확산 방지막(120)은 하부 식각 정지막(130)에 의해 세정 공정으로부터 보호되므로 손실되지 않는다.
그 다음, 도 6에 도시한 바와 같이, 하부 식각 정지막(130)과 하부 확산 방지막(120)을 차례로 제거하고 하부 금속간 절연막(175) 상부와 하부 트렌치(157) 및 하부 비아홀(155)의 내벽에 하부 배리어막(180)을 형성하고, 하부 배리어막(180) 위에 하부 금속 박막(190)을 형성한다.
다음, 도 7에 도시한 바와 같이, 하부 배리어막(180) 및 하부 금속 박막(190)을 화학 기계적 연마(chemical mechanical polishing, CMP) 공정을 진행하여 평탄화 작업을 진행하여 하부 금속 배선(191)을 형성한다.
이어, 하부 금속간 절연막(175), 하부 금속 배선(191) 위에 상부 확산 방지막(200), 상부 식각 정지막(210) 및 상부 금속간 절연막(235)을 차례로 형성한다. 이때, 상부 식각 정지막(210)은 유전 상수(k)가 낮은 SiOF막으로 이루어지며, 400Å 내지 500Å 정도의 두께로 형성하는 것이 바람직하다.
여기서, 상부 금속간 절연막(235)은 차례로 형성된 제3 실란막(220), 상부 FSG막(fluoride-doped silicate glass layer)(230) 및 제4 실란막(240)으로 이루어질 수 있다.
다음, 도 8에 도시한 바와 같이, 상부 금속간 절연막(235)을 패터닝하여 하부 식각 정지막(210)을 노출하는 상부 비아홀(235)을 형성하고, 상부 비아홀(235) 내부를 노블락(novolac) 또는 바크(barc) 물질로 이루어진 상부 비아 채움막(250)으로 채운다.
그 다음, 도 9에 도시한 바와 같이, 상부 비아 채움막(250)의 1/3 내지 1/2정도를 제거하는 리세스 공정을 진행하고, 상부 금속간 절연막(235)및 상부 채움막(250) 위에 감광막으로 이루어진 상부 트렌치 패턴(260)을 형성한다.
이어, 도 10에 도시한 바와 같이, 상부 트렌치 패턴(260)을 마스크로 하여 상부 금속간 절연막(235)을 식각하여 상부 트렌치(237)를 형성한다. 그런 다음, 상부 트렌치 패턴(260) 및 상부 비아 채움막(250)을 제거하여 상부 식각 정지막(210)이 드러나게 한다.
그 다음, 식각 공정으로 인해 상부 트렌치(237) 및 상부 비아홀(235) 내벽에 잔류하는 파티클(paticle)을 제거하기 위한 세정 공정을 진행하는데, 이 공정에 의해 상부 식각 정지막(210)의 일부분이 손실(loss)될 수 있다.
그러나 상부 확산 방지막(200)은 상부 식각 정지막(210)에 의해 세정 공정으로부터 보호되므로 손실되지 않는다.
그 다음, 도 1에 도시한 바와 같이, 상부 식각 정지막(210)과 상부 확산 방지막(200)을 차례로 제거하고 상부 금속간 절연막(235)상부와 상부 트렌치(237) 및 상부 비아홀(235)의 내벽에 상부 배리어막(270)을 형성하고, 상부 배리어막(270) 위에 금속 박막을 형성하고 화학 기계적 연마(CMP) 공정을 진행하여 상부 금속 배선(280)을 형성한다.
앞서 설명한 바와 같이, 종래에 상부 트렌치 패턴(260) 및 상부 비아 채움막 (250)을 제거하는 공정에 의해 상부 확산 방지막(200)이 손실됨에 따라 하부 구리 금속 배선(191)이 공기 중에 노출되어 부식되는 것을 본 발명에서는 상부 확산 방지막(200) 위에 상부 식각 방지막(210)을 배치함으로써 상부 확산 방지막(200)이 손실되는 것을 방지할 수 있어 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
본 발명에 따르면 다층 구조의 금속 배선 형성을 위해 전도층을 포함하는 반도체 기판 위에 확산 방지막, 식각 정지막 및 금속간 절연막을 차례로 배치함으로써 트렌치 및 비아홀을 형성하기 위해 금속간 절연막을 패터닝하는 공정 중, 트렌치 패턴 및 비아 채움막을 제거하는 공정에 의해 확산 방지막이 손실되어 300Å이하의 두께를 가지는 것을 방지함으로써 반도체 기판의 전도층이 공기중에 노출되어 부식되는 것을 방지하여 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (5)

  1. 전도층을 가지는 반도체 기판 위에 형성되어 있는 확산 방지막,
    상기 확산 방지막 위에 형성되어 있는 식각 정지막,
    상기 식각 정지막 위에 형성되어 있는 비아홀 및 상기 비아홀 보다 폭이 넓은 트렌치를 가지는 금속간 절연막, 그리고
    상기 비아홀 및 상기 트렌치 내부를 채우는 금속 배선
    을 포함하며,
    상기 금속간 절연막의 비아홀은 상기 확산 방지막 및 상기 식각 정지막을 관통하여 상기 반도체 기판의 전도층에 연결되고,
    상기 식각 정지막은 SiOF 물질로 이루어진 반도체 소자.
  2. 삭제
  3. 제1항에서,
    상기 식각 정지막은 400Å 내지 500Å의 두께를 가지는 반도체 소자.
  4. 전도층을 가지는 반도체 기판 위에 질화규소로 이루어진 확산 방지막을 형성하는 단계,
    상기 확산 방지막 위에 SiOF로 이루어진 식각 정지막을 형성하는 단계,
    상기 식각 정지막 위에 금속간 절연막을 형성하는 단계,
    상기 금속간 절연막 위에 비아홀 패턴을 형성하는 단계,
    상기 비아홀 패턴을 마스크로 삼아 상기 금속간 절연막을 패터닝하여 상기 식각 정지막을 노출하는 비아홀을 형성하는 단계,
    상기 금속간 절연막 위에 트렌치 패턴을 형성하는 단계,
    상기 트렌치 패턴을 마스크로 삼아 상기 금속간 절연막을 패터닝하여 상기 비아홀 보다 폭이 넓은 트렌치를 형성하는 단계,
    상기 비아홀 및 상기 트렌치 내벽을 세정하는 단계,
    상기 노출된 식각 정지막을 제거하는 단계, 그리고
    상기 노출된 확산 방지막을 제거하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  5. 제4항에서,
    상기 비아홀 형성 단계에서 상기 식각 정지막은 식각 정지점인 반도체 소자의 제조 방법.
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