KR100415988B1 - 반도체 장치의 비아홀 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 비아홀 형성 방법에 관한 것으로서, 하부 박막 상부에 도전체 패턴을 형성하는 단계; 상기 도전체 패턴을 포함한 하부 박막 전면에 제 1층간 산화막과 SOG막을 순차적으로 형성하는 단계; 상기 SOG막 및 제 1층간 산화막을 패터닝하여 상기 도전체 패턴이 노출되는 제 1비아홀을 형성하는 단계; 상기 제 1비아홀이 형성된 결과물 전체에 제 1비아홀이 매립되도록 제 2층간 SiN, SiON을 형성하는 단계; 및 상기 제 2층간 SiN, SiON을 증착한 후 그 표면을 평탄화하여 상기 제 1비아홀에 의한 도전체 패턴이 노출되고 제 1비아홀보다 폭이 좁은 제 2비아홀을 형성하는 단계를 구비한다. 그러므로, 본 발명은 SOG를 사용한 층간 절연막내에 SOG 표면이 노출되지 않는 비아홀을 형성함으로써 비아 형성 및 후속 열공정시 SOG의 수분 및 케미컬이 비아로 확산되는 것을 막을 수 있다.
Description
본 발명은 반도체 제조 방법에 관한 것으로서, 특히 평탄화 특성이 높은 SOG(Spin On Glass)을 사용한 다층 층간 절연막내에 수직 배선용 비아(via)를 형성할 때 비아홀내에 SOG 표면이 노출되는 것을 방지하는 반도체 장치의 비아홀 형성 방법에 관한 것이다.
현재 반도체의 고집적화에 따라 셀의 크기와 금속 배선의 피치(pitch)가 동시에 감소하게 되었다. 이러한 금속 배선 피치의 감소는 배선 저항을 증가시키며 인접한 배선간에 형성되는 정전용량을 증가시켜 소자로부터 원하는 동작 속도를 획득하는데 어려움이 있었다. 이를 방지하기 위해 반도체 장치는 적어도 2층 이상의 다층 배선을 요구하게 되었으며, 이러한 다층 배선 공정에서 배선사이의 전기적인절연 역할을 하는 층간 절연막의 평탄화가 중요한 공정으로 부각되었다.
대부분의 반도체 제조 업체에서는 서브미크론(sub-micron) 이하의 디자인 룰을 갖는 반도체 소자를 제조하는데 있어서, 배선사이를 층간 절연시키면서 평탄화를 높이기 위한 방법으로 SOG막을 일반적으로 사용하고 있다. 그 이유는 SOG막이 액체 상태로 도포되면서 좁은 배선 간격을 충실히 채우기 때문에 공백(void) 생성을 최대한 억제하면서 그 표면이 대체로 평탄한 형태를 취한다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 장치의 비아홀 제조 공정을 순차적으로 나타낸 공정 순서도로서, 이를 참조하면 종래 기술의 비아홀 제조 방법은 다음과 같다.
도 1a에 도시된 바와 같이, 하부 박막(10) 상부에 도전체 패턴(12)을 형성한다. 여기서, 하부 박막(10)은 반도체 기판, 콘택(contact) 또는 비아(via)가 형성된 층간 절연막 등이다. 도전체 패턴(12)은 금속 물질 또는 도프트 폴리실리콘으로 이루어진 배선이다. 그리고 도전체 패턴(12)이 형성된 하부 박막(10) 전면에 제 1층간 절연막(14)을 형성한다. 그 다음 제 1층간 절연막(14) 상부에 SOG(Spin On Glass)를 도포하여 SOG막(16)을 형성한 후에 SOG막(16) 상부에 제 2층간 절연막(18)을 형성한다.
그 다음 도 1b에 도시된 바와 같이, 제 2층간 절연막(18) 상부에 비아홀 식각을 위한 비아홀 패턴(20)을 형성한다. 이때, 비아홀 패턴(20)은 포토레지스트를 도포하고 이를 노광 및 현상으로 패터닝한 포토레지스트 패턴일 수 있다.
그리고 도 1c에 도시된 바와 같이, 비아홀 패턴(20)에 의해 드러나는 제 2층간 절연막(18)부터 제 1층간절연막(14)까지 식각하여 비아홀(22)을 형성한다. 이 다층의 층간 절연막(18,16,14)내에 형성된 비아홀(22)에 의해 도전체 패턴(12)의 표면이 노출된다.
도 1d에 도시된 바와 같이, 비아홀 패턴(20)을 제거한다. 그런데, 비아홀(22)을 위한 식각 공정 이후에 비아(22) 측벽에는 SOG막(16)이 노출된다. 일반적으로 공기중에 노출된 SOG막(16)은 주로 CH, OH, H 등을 소스로 하기 때문에 충분한 아웃개싱(outgassing)이 되지 않을 경우 대기의 O2와 SOG의 -H가 반응하여 H2O(24)를 발생하게 된다.
종래 기술에서 이러한 H2O(24)가 발생한 비아홀(22)에 알루미늄, 텅스텐 등의 도전체를 매립하여 하부 도전체 패턴(12)과 수직으로 연결되는 비아(미도시함)을 형성할 경우 비아홀(22)내의 H2O(24)로 인해 비아의 저항 특성이 불량해진다.
게다가, 종래 기술에서는 후속 열공정시 비아홀(22)에 노출된 SOG막(16)의 케미컬이 비아쪽으로 확산되어 결국 비아의 저항을 높여서 소자의 수율을 저하시키는 문제점이 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 SOG를 사용한 다층의 층간 절연막내에 SOG 표면이 노출되지 않는 비아홀을 형성함으로써 후속 열공정에 의해 SOG의 수분 및 케미컬이 비아쪽으로 확산되는 것을 억제하는 반도체 장치의 비아홀 형성 방법을 제공하는데 있다.
이러한 목적을 달성하기 위하여 본 발명은 하부 박막 상부에 도전체 패턴을 형성하는 단계; 상기 도전체 패턴을 포함한 하부 박막 전면에 제 1층간 산화막과 SOG막을 순차적으로 형성하는 단계; 상기 SOG막 및 제 1층간 산화막을 패터닝하여 상기 도전체 패턴이 노출되는 제 1비아홀을 형성하는 단계; 상기 제 1비아홀이 형성된 결과물 전체에 제 1비아홀이 매립되도록 제 2층간 SiN, SiON을 형성하는 단계; 및 상기 제 2층간 SiN, SiON을 증착한 후 그 표면을 평탄화하여 상기 제 1비아홀에 의한 도전체 패턴이 노출되고 제 1비아홀보다 폭이 좁은 제 2비아홀을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 장치의 비아홀 제조 공정을 순차적으로 나타낸 공정 순서도,
도 2a 내지 도 2f는 본 발명에 따른 반도체 장치의 비아홀 제조 공정을 순차적으로 나타낸 공정 순서도.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 장치의 비아홀 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이를 참조하면 본 발명의 비아홀 제조 방법은 다음과 같다.
먼저 도 2a에 도시된 바와 같이, 하부 박막(100) 상부에 도전체 패턴(102)을 형성한다. 여기서, 하부 박막(100)은 반도체 기판, 콘택(contact) 또는 비아(via)가 형성된 층간 절연막 등이다. 도전체 패턴(102)은 금속 물질 또는 도프트 폴리실리콘으로 이루어진 배선일 수 있다. 그리고 도전체 패턴(102)이 형성된 하부 박막(100) 전면에 제 1층간 절연막(104)을 형성한다. 그 다음 제 1층간 절연막(104) 상부에 SOG를 도포하여 SOG막(106)을 형성한다. 이때, SOG막(106)을 형성한 후에 열처리 공정을 실시할 수 있다.
이어서 도 2b에 도시된 바와 같이, SOG막(106) 상부에 제 1비아홀 패턴(108)을 형성한다. 일 예로, 제 1비아홀 패턴(108)은 SOG막(106) 상부에 포토레지스트를 도포하고 노광, 현상하여 제 1비아홀 형성을 위해 형성된 포토레지스트 패턴일 수 있다.
그리고 도 2c에 도시된 바와 같이, 제 1비아홀 패턴(108)을 식각 방지막으로 SOG막(106)과 제 1층간 절연막(104)을 패터닝하여 제 1비아홀(110)을 형성한다. 이때, SOG막(106) 및 제 1층간 절연막(104)의 패터닝은 플라즈마 식각을 진행한 후에 세정 공정을 실시하는 것이 바람직하다.
계속해서 도 2d에 도시된 바와 같이, 제 1비아홀 패턴(108)을 제거하고 제 1비아홀(110)이 형성된 결과물 전체에 PE-CVD 방식으로 제 2층간 절연막(112)을 형성하여 제 1비아홀(110)을 완전히 매립한다. 이때, 제 2층간 절연막(112)은 SiO2, SiN, SiON 중에서 어느 하나인 것이 바람직하다. 그리고, 제 2층간 절연막(112)의 표면을 CMP(Chemical Mechanical Polishing), 전면식각(etch-back) 공정을 통해 평탄화할 수도 있다.
그 다음 도 2e에 도시된 바와 같이, 제 2층간 절연막(112) 상부에 제 2비아홀 패턴(114)을 형성한다. 이때, 제 2비아홀 패턴(114)의 개구 영역(open region)은 제 1비아홀 패턴(108)보다 소정 폭이 좁게 형성하는 것이 바람직하다.
이에 도 2f에 도시된 바와 같이, 제 2비아홀 패턴(114)을 식각 방지막으로 제 2층간 절연막(112)을 패터닝하여 제 2비아홀(116)을 형성한다. 이때, 제 2층간 절연막(112)의 패터닝은 플라즈마 식각을 진행한 후에 세정 공정을 실시하는 것이바람직하다. 그리고, 제 2층간 절연막(112)내에 형성된 제 2비아홀(116)은 제 1비아홀(110)에 의해 개방된 동일한 부분, 즉 도전체 패턴(102)을 노출시킨다. 특히, 본 발명의 제 2비아홀(116)에서는 층간 절연막내의 SOG(106)가 노출되지 않는다. 그 이유는 SOG막(106) 및 제 1층간 절연막(104)을 식각한 제 1비아홀(110)보다 제 2층간 절연막(112)을 식각한 제 2비아홀(116)의 폭이 SOG의 노출을 막을 정도로 충분히 좁기 때문이다. 즉, 제 1비아홀(110)과 제 2비아홀(116) 사이에는 제 2층간 절연막(112)이 채워져 있다.
이후 도면에 도시되지는 않았지만, 제 2비아홀(116) 형성을 위한 제 2비아홀 패턴(114)을 제거한 후에 통상적인 방법에 따라 제 2비아홀(116)에 알루미늄, 텅스텐 등의 도전체를 매립하여 하부 도전체 패턴(102)과 수직으로 연결되는 비아를 형성한다. 이와 같이, 본 발명은 비아의 제조 공정시 제 2비아홀(116)의 측벽에는 제 2층간 절연막(112)만 노출될 뿐 SOG막(106)이 노출되지 않는다.
그러므로, 본 발명은 비아내에 SOG의 노출로 인해 야기되는 H2O 발생 및 SOG의 케미컬 확산으로 인한 비아의 저항 불량을 막을 수 있다.
이상 상술한 바와 같이, 본 발명의 반도체 장치의 비아홀 형성 방법은 SOG 및 그 하부 층간 절연막에 제 1비아홀을 형성하고 그 위에 제 1비아홀을 완전히 매립하도록 상부의 층간 절연막을 증착한 후에 이를 식각해서 제 1비아홀보다 폭이 좁은 제 2비아홀을 형성함으로써 결국 층간 절연막의 평탄화 특성을 높이는 SOG가비아홀쪽으로 노출되는 것을 막는다.
그러므로, 본 발명은 비아홀내에 SOG의 노출을 막아서 후속 비아 형성 및 열공정시 SOG의 수분 및 케미컬이 비아홀로 확산되는 것을 최대한 억제하여 소자의 수율 및 신뢰성을 향상시킨다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (6)
- 하부 박막 상부에 도전체 패턴을 형성하는 단계;상기 도전체 패턴을 포함한 하부 박막 전면에 제 1층간 산화막과 SOG막을 순차적으로 형성하는 단계;상기 SOG막 및 제 1층간 산화막을 패터닝하여 상기 도전체 패턴이 노출되는 제 1비아홀을 형성하는 단계;상기 제 1비아홀이 형성된 결과물 전체에 제 1비아홀이 매립되도록 제 2층간 SiN, SiON을 형성하는 단계; 및상기 제 2층간 SiN, SiON을 증착한 후 그 표면을 평탄화하여 상기 제 1비아홀에 의한 도전체 패턴이 노출되고 제 1비아홀보다 폭이 좁은 제 2비아홀을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 비아홀 형성 방법.
- 제 1 항에 있어서, 상기 SOG막을 형성한 후에, 추가 열처리 공정을 실시하는 것을 특징으로 하는 반도체 장치의 비아홀 형성 방법.
- 제 1 항에 있어서, 상기 SOG막 및 제 1층간 절연막과 제 2층간 절연막의 패터닝은 플라즈마 식각을 진행한 후에 세정 공정을 실시하는 것을 특징으로 하는 반도체 장치의 비아홀 형성 방법.
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|---|---|---|---|---|
| JPH02237137A (ja) * | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02285659A (ja) * | 1989-04-26 | 1990-11-22 | Fujitsu Ltd | 半導体装置 |
| JPH0435047A (ja) * | 1990-05-31 | 1992-02-05 | Kawasaki Steel Corp | 半導体装置の多層配線形成方法 |
| KR960002558A (ko) * | 1994-06-20 | 1996-01-26 | 김주용 | 반도체소자의 비아 홀 형성방법 |
| KR960002486A (ko) * | 1994-06-15 | 1996-01-26 | 김주용 | 반도체 소자의 다중 금속층 형성방법 |
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2001
- 2001-04-16 KR KR10-2001-0020254A patent/KR100415988B1/ko not_active IP Right Cessation
Patent Citations (5)
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| JPH02237137A (ja) * | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | 半導体装置の製造方法 |
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