KR20050066192A - 반도체소자의 콘택 형성방법 - Google Patents

반도체소자의 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 반도체소자의 고집적화에 따른 도전배선간의 좁은 폭으로 인한 셀부와 주변회로부의 균일성 저하를 방지하고 그에 따른 콘택 특성을 향상시키기 위하여, 게이트 형성후 하부절연층인 산화막을 형성하고 랜딩 플러그 콘택홀의 형성공정후 이를 매립하는 감광막을 전체표면상부에 형성하고 평탄화식각공정으로 상기 감광막 및 소정두께의 하부절연층을 식각한 다음, 상기 감광막을 제거하고 상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그를 형성한 다음, 그 상부에 층간절연막을 형성하고 이를 통하여 상기 랜딩 플러그를 노출시키는 비트라인용 제1콘택홀을 셀부에 형성하는 동시에 상기 층간절연막 및 하부절연층을 통하여 반도체기판을 노출시키는 비트라인용 제2콘택홀을 형성함으로써 콘택 높이를 감소시킬 수 있어 콘택 저항을 감소시키고 그에 따른 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 콘택 형성방법{A method for forming a contact of a semiconductor device}
본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 특히 콘택 공정시 하부 도전배선과의 절연특성 열화를 방지하고 콘택홀의 저항 특성을 향상시킬 수 있도록 하는 기술에 관한 것이다.
도 1a 내지 도 1f 은 종래기술에 따른 반도체소자의 콘택 형성방법을 단면도로서, 셀부(100)와 주변회로부(200)에 실시되는 비트라인 콘택 공정을 도시한 것이다.
도 1a 를 참조하면, 반도체기판(미도시)에 활성영역을 정의하는 소자분리막(미도시)을 형성한다.
상기 반도체기판 상에 게이트산화막(11)을 형성하고 그 상부에 게이트용 도전층(13) 및 하드마스크층(15)을 적층한다.
게이트 마스크(미도시)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트를 형성한다.
상기 게이트를 포함한 전체표면상부에 스페이서용 질화막(17)을 일정두께 형성하고 전체표면상부에 스페이서용 산화막(19)을 일정두께 형성한다.
상기 셀부(100)를 노출시키는 셀 마스크(미도시)를 이용하여 상기 셀부(100)의 스페이서용 산화막(19)을 제거한다.
상기 셀부(100)를 도포하고 상기 주변회로부(200)를 노출시키는 마스크(미도시)로 하는 이방성식각공정으로 상기 주변회로부(200)의 게이트 측벽에 스페이서용 질화막(17)과 스페이서용 산화막(19) 적층구조의 스페이서를 형성한다.
그 다음, 전체표면 상부에 식각장벽층(21)을 소정두께 형성한다.
전체표면상부에 하부절연층(23)을 형성한다. 이때, 상기 하부절연층(23)은 유동성이 우수한 BPSG 산화막으로 형성한다.
도 1b를 참조하면, 상기 하부절연층(23) 상부에 제1감광막패턴(25)을 형성한다. 이때, 상기 제1감광막패턴(25)은 랜딩 플러그 콘택마스크(미도시)를 이용한 노광 및 현상공정으로 형성한 것이다.
도 1c를 참조하면, 상기 제1감광막패턴(25)을 마스크로 하여 상기 하부절연층(23)을 식각하는 자기정렬적인 콘택 식각공정으로 상기 반도체기판을 노출시키는 랜딩 플러그 콘택홀(27)을 형성한다.
그 다음, 상기 제1감광막패턴(25)을 제거하고, 상기 랜딩 플러그 콘택홀(27)을 매립하는 랜딩 플러그 폴리(29)를 전체표면상부에 형성한다.
상기 랜딩 플러그 폴리(29)를 CMP 하여 상기 랜딩 플러그 콘택홀(27)을 매립하는 랜딩 플러그(31)를 형성한다.
도 1d 및 도 1e 를 참조하면, 전체표면상부에 층간절연막(33)을 형성하고 그 상부에 제2감광막패턴(35)을 형성한다.
이때, 상기 층간절연막(33)은 BPSG 산화막과 같이 유동성이 우수한 절연물질로 형성한 것이다.
도 1f를 참조하면, 상기 제2감광막패턴(35)을 마스크로 하여 상기 층간절연막(33)을 식각함으로써 상기 셀부(100)의 상기 랜딩 플러그(31)를 노출시키는 제1콘택홀(37)과 상기 주변회로부(200)의 상기 반도체기판을 노출시키는 제2콘택홀(39)을 형성한다.
그 다음, 상기 제2감광막패턴(35)을 제거한다.
상기한 바와 같이 종래기술에 따른 반도체소자의 콘택 형성방법은, 셀부와 주변회로부의 콘택 높이 차이로 인하여 주변회로부의 콘택홀을 먼저 형성하고 셀부의 콘택홀을 형성하는 공정을 실시하여야 하며 고가의 스캐너 장비를 필요로 하게 되어 반도체소자의 생산 단가를 상승시키는 문제점이 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 랜딩 플러그의 형성공정시 실시되는 CMP 공정으로 게이트 상측의 산화막을 소정두께 평탄화식각하고 후속 공정으로 콘택 공정을 실시하여 자기정렬적인 콘택 ( SAC ) 불량 ( fail ) 없이 주변회로부의 비트라인 콘택 저항을 10 퍼센트 이상을 감소시킬 수 있는 반도체소자의 콘택 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택 형성방법은,
반도체기판 상에 게이트를 형성하고 전체표면상부에 식각장벽층을 소정두께 형성하는 공정과,
전체표면상부에 하부절연층을 형성하고 랜딩 플러그 콘택마스크를 이용한 자기정렬적인 콘택 식각공정으로 랜딩 플러그 콘택홀을 형성하는 공정과,
상기 랜딩 플러그 콘택홀을 매립하는 감광막을 전체표면상부에 형성하는 공정과,
화학기계연마 ( CMP ) 공정으로 상기 감광막과 소정두께의 하부절연층을 식각하는 공정과,
상기 감광막을 제거하고 상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그를 형성하는 공정과,
전체표면상부에 층간절연막을 형성하는 공정과,
상기 층간절연막을 통하여 셀부의 랜딩 플러그를 노출시키는 제1콘택홀과 주변회로부의 상기 반도체기판을 노출시키는 제2콘택홀을 각각 형성하는 공정을 포함하는 것과,
상기 화학기계연마 공정은 상기 게이트 상측에 1000 Å 이상의 상기 하부절연층을 잔류시키는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 도시한 단면도로서, 상기 도 1b의 공정후의 비트라인 콘택 공정을 도시한 것이다. 여기서, 일측은 셀부(100)를 도시하고 타측은 주변회로부(200)를 도시한다.
도 2a 를 참조하면, 반도체기판(미도시)에 활성영역을 정의하는 소자분리막(미도시)을 형성한다.
상기 반도체기판 상에 게이트산화막(11)을 형성하고 그 상부에 게이트용 도전층(13) 및 하드마스크층(15)을 적층한다.
게이트 마스크(미도시)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트를 형성한다.
상기 게이트를 포함한 전체표면상부에 스페이서용 질화막(17)을 일정두께 형성하고 전체표면상부에 스페이서용 산화막(19)을 일정두께 형성한다.
상기 셀부(100)를 노출시키는 셀 마스크(미도시)를 이용하여 상기 셀부(100)의 스페이서용 산화막(19)을 제거한다.
상기 셀부(100)를 도포하고 상기 주변회로부(200)를 노출시키는 마스크(미도시)로 하는 이방성식각공정으로 상기 주변회로부(200)의 게이트 측벽에 스페이서용 질화막(17)과 스페이서용 산화막(19) 적층구조의 스페이서를 형성한다.
그 다음, 전체표면 상부에 식각장벽층(21)을 소정두께 형성한다.
전체표면상부에 하부절연층(23)을 형성한다. 이때, 상기 하부절연층(23)은 유동성이 우수한 BPSG 산화막으로 형성한다.
상기 하부절연층(23) 상부에 제1감광막패턴(25)을 형성한다. 이때, 상기 제1감광막패턴(25)은 랜딩 플러그 콘택마스크(미도시)를 이용한 노광 및 현상공정으로 형성한 것이다.
상기 제1감광막패턴(25)을 마스크로 하는 자기정렬적인 콘택 공정으로 상기 하부절연층(23)을 식각하여 상기 반도체기판을 노출시키는 랜딩 플러그 콘택홀(40)을 형성한다.
도 2b를 참조하면, 상기 제1감광막패턴(25)을 제거하고, 상기 랜딩 플러그 콘택홀(40)을 매립하는 제2감광막(41)을 전체표면상부에 형성한다.
도 2c를 참조하면, 상기 제2감광막(41) 및 소정두께의 하부절연층(23)을 CMP 한다.
이때, 상기 CMP 공정은 상기 게이트 상측의 상기 하부절연층(23)을 1000 Å 이상의 두께로 남기며 실시한 것이다.
도 2d를 참조하면, 상기 제2감광막(41)을 제거하고 상기 랜딩 플러그 콘택홀(40)을 매립하는 랜딩 플러그(43)를 형성한다.
이때, 상기 랜딩 플러그(43)는 상기 랜딩 플러그 콘택홀(40)을 매립하는 플러그 폴리를 전체표면상부에 형성하고 상기 하부절연층(23)을 노출시키는 평탄화식각을 실시하여 상기 랜딩 플러그 콘택홀(40)에만 형성한 것이다.
후속 공정으로, 전체표면상부에 층간절연막(45)을 형성하고 비트라인 콘택마스크(미도시)를 이용한 사진식각공정으로 상기 셀부(100)의 층간절연막(45)을 식각하여 상기 랜딩 플러그(43)를 노출시키는 비트라인용 제1콘택홀(47)을 형성한다. 또한, 상기 사진식각공정으로 상기 주변회로부(200)의 층간절연막(45) 및 하부절연층(23)을 식각함으로써 비트라인용 제2콘택홀(49)을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 콘택 형성방법은, 셀부 및 주변회로부의 콘택 높이를 감소시킬 수 있어 셀부 SAC 불량율을 감소시키고 주변회로부의 저항 특성을 개선시킬 수 있도록 하며 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 콘택 형성방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11 : 게이트산화막 13 : 게이트용 도전층
15 : 하드마스크층 17 : 스페이서용 질화막
19 : 스페이서용 산화막 21 : 식각장벽층
23 : 하부절연층 25 : 제1감광막패턴
27,40 : 랜딩 플러그 콘택홀 29 : 플러그 폴리
31,43 : 랜딩 플러그 33,45 : 층간절연막
35 : 제2감광막패턴 37,47 : 비트라인 제1콘택홀
39,49 : 비트라인 제2콘택홀 41 : 제2감광막
100 : 셀부 200 : 주변회로부

Claims (2)

  1. 반도체기판 상에 게이트를 형성하고 전체표면상부에 식각장벽층을 소정두께 형성하는 공정과,
    전체표면상부에 하부절연층을 형성하고 랜딩 플러그 콘택마스크를 이용한 자기정렬적인 콘택 식각공정으로 랜딩 플러그 콘택홀을 형성하는 공정과,
    상기 랜딩 플러그 콘택홀을 매립하는 감광막을 전체표면상부에 형성하는 공정과,
    화학기계연마 ( CMP ) 공정으로 상기 감광막과 소정두께의 하부절연층을 식각하는 공정과,
    상기 감광막을 제거하고 상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그를 형성하는 공정과,
    전체표면상부에 층간절연막을 형성하는 공정과,
    상기 층간절연막을 통하여 셀부의 랜딩 플러그를 노출시키는 제1콘택홀과 주변회로부의 상기 반도체기판을 노출시키는 제2콘택홀을 각각 형성하는 공정을 포함하는 반도체소자의 콘택 형성방법.
  2. 제 1 항에 있어서,
    상기 화학기계연마 공정은 상기 게이트 상측에 1000 Å 이상의 상기 하부절연층을 잔류시키는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
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* Cited by examiner, † Cited by third party
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KR100706825B1 (ko) * 2005-06-30 2007-04-12 주식회사 하이닉스반도체 리세스게이트공정을 이용한 반도체소자의 제조 방법
CN111446252A (zh) * 2019-01-17 2020-07-24 华邦电子股份有限公司 存储器元件及其制造方法
US11056564B2 (en) 2018-12-21 2021-07-06 Winbond Electronics Corp. Method of manufacturing a memory device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706825B1 (ko) * 2005-06-30 2007-04-12 주식회사 하이닉스반도체 리세스게이트공정을 이용한 반도체소자의 제조 방법
US11056564B2 (en) 2018-12-21 2021-07-06 Winbond Electronics Corp. Method of manufacturing a memory device
US11764274B2 (en) 2018-12-21 2023-09-19 Winbond Electronics Corp. Memory device having contact plugs with narrower and wider portions
CN111446252A (zh) * 2019-01-17 2020-07-24 华邦电子股份有限公司 存储器元件及其制造方法
CN111446252B (zh) * 2019-01-17 2023-03-10 华邦电子股份有限公司 存储器元件及其制造方法

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