KR20050002362A - 반도체소자의 콘택플러그 형성방법 - Google Patents

반도체소자의 콘택플러그 형성방법 Download PDF

Info

Publication number
KR20050002362A
KR20050002362A KR1020030043739A KR20030043739A KR20050002362A KR 20050002362 A KR20050002362 A KR 20050002362A KR 1020030043739 A KR1020030043739 A KR 1020030043739A KR 20030043739 A KR20030043739 A KR 20030043739A KR 20050002362 A KR20050002362 A KR 20050002362A
Authority
KR
South Korea
Prior art keywords
contact
landing plug
forming
plug
landing
Prior art date
Application number
KR1020030043739A
Other languages
English (en)
Inventor
이명신
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030043739A priority Critical patent/KR20050002362A/ko
Publication of KR20050002362A publication Critical patent/KR20050002362A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 콘택플러그 형성방법에 관한 것으로, 콘택플러그의 상측 임계면적 ( critical dimension, CD ) 을 증가시키기 위하여, 게이트전극이 형성된 반도체기판 상부에 하부절연층을 형성하고 바아 형태의 랜딩 플러그 콘택마스크를 이용한 상기 하부절연층의 자기정렬적인 콘택식각공정으로 랜딩 플러그 제1콘택홀을 형성한 다음, 상기 랜딩 플러그 제1콘택홀을 매립하는 도전층을 전체표면상부에 형성하고 상기 랜딩 플러그 제1콘택홀의 측벽이 소정두께 노출되도록 상기 도전층을 에치백한 다음, 상기 도전층을 평탄화식각하여 제1랜딩 플러그를 형성하고 전체표면상부에 층간절연막을 형성한 다음, 홀 형태의 콘택마스크를 이용하여 상기 제1랜딩 플러그를 노출시키는 랜딩 플러그 제2콘택홀을 형성하고 상기 랜딩 플러그 제2콘택홀을 통하여 상기 제1랜딩 플러그에 접속되는 제2랜딩 플러그를 형성함으로써 후속 식각공정시 게이트전극의 손상을 방지하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 콘택플러그 형성방법{A method for forming a contact plug of a semiconductor device}
본 발명은 반도체소자의 콘택플러그 형성방법에 관한 것으로, 홀 형태 ( hole type ) 의 자기정렬적인 콘택 ( self aligned contact, SAC )과 랜딩 플러그콘택 ( landing plug contact ) 의 바 형태 ( bar type ) SAC을 이용하여 콘택홀을 형성하는 기술에 관한 것이다.
일반적으로, 반도체 메모리 소자인 디램은 하나의 트랜지스터와 캐패시터로 형성되고 이들을 구동하기 위하여 상기 트랜지스터와 캐패시터에 콘택되는 비트라인이나 금속배선 등을 필요로 하게 되었다.
이때, 상기 콘택을 위한 공정으로 홀 형태의
그러나, 반도체소자가 고집적화됨에 따라 높은 에스펙트비 ( aspect ratio )를 갖는 콘택 공정을 실시하여야 하게 되었고 그에 따른 소자의 제조 공정이 어렵게 되며 소자의 특성 및 신뢰성이 저하되게 되었다.
이를 극복하기 위하여, 비트라인과 캐패시터의 콘택 깊이를 감소시켜 소자의 제조 공정을 용이하게 실시할 수 있는 바 형태의 SAC 공정인 랜딩 플러그 콘택 공정을 사용하였다.
도시되지 않았으나, 종래기술에 따른 반도체소자의 콘택플러그 형성방법을 설명하면 다음과 같다.
먼저, 트렌치형 소자분리막이 구비되는 반도체기판 상에 게이트산화막, 게이트전극용 도전층 및 하드마스크층을 형성하고 게이트전극 마스크를 이용한 사진식각공정으로 게이트전극을 형성한다.
상기 게이트전극을 포함한 전체표면상부에 산화막 및 질화막을 적층한다.
상기 적층구조를 이방성 식각하여 상기 게이트전극 측벽에 산화막 스페이서 및 질화막 스페이서의 적층구조를 형성한다.
후속공정으로 전체표면상부에 하부절연층을 형성하고 랜딩 플러그 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판의 활성영역을 노출시키는 랜딩 플러그 콘택홀이라 불리우는 콘택홀을 형성한다. 이때, 상기 하부절연층은 BPSG ( boro phospho silicate glass ) 와 같이 유동성이 우수한 산화 절연물질로 형성한다.
상기 랜딩 플러그 콘택홀에 랜딩 플러그 폴리라 불리우는 도전층을 전체표면상부에 증착하고 상기 하부절연층을 노출시키는 평탄화식각공정을 실시하여 랜딩 플러그를 형성한다. 이때, 상기 평탄화식각공정은 화학기계연마 ( chemical mechanical policing, CMP ) 공정으로 실시하며, 상기 하부절연층인 BPSG 절연막 상의 랜딩 플러그 폴리를 모두 제거하기 위하여 과도식각을 수반하게 된다.
그러나, 상기 CMP 공정시 상기 게이트전극의 하드마스크층이 손상되고 후속 콘택 공정시 형성되는 콘택플러그와의 절연 특성이 열화되어 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 바아 형태와 홀 형태의 SAC 공정을 혼용하여 콘택 공정의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 콘택플러그 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 콘택플러그 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11 : 반도체기판 13 : 소자분리막
15 : 게이트전극 17 : 절연막 스페이서
21 : 하부절연층 23 : 랜딩 플러그 제1콘택홀
25 : 랜딩 플러그 폴리 27 : 제1랜딩 플러그
29 : 층간절연막 31 : 반사방지막
33 : 감광막패턴 35 : 랜딩 플러그 제2콘택홀
37 : 제2랜딩 플러그
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택플러그 형성방법은,
게이트전극이 형성된 반도체기판 상부에 하부절연층을 형성하는 공정과,
바아 형태의 랜딩 플러그 콘택마스크를 이용한 상기 하부절연층의 자기정렬적인 콘택식각공정으로 랜딩 플러그 제1콘택홀을 형성하는 공정과,
상기 랜딩 플러그 제1콘택홀을 매립하는 도전층을 전체표면상부에 형성하는 공정과,
상기 랜딩 플러그 제1콘택홀의 측벽이 소정두께 노출되도록 상기 도전층을 에치백하는 공정과,
상기 도전층을 평탄화식각하여 제1랜딩 플러그를 형성하는 공정과,
전체표면상부에 층간절연막을 형성하는 공정과,
홀 형태의 콘택마스크를 이용하여 상기 제1랜딩 플러그를 노출시키는 랜딩 플러그 제2콘택홀을 형성하는 공정과,
상기 랜딩 플러그 제2콘택홀을 통하여 상기 제1랜딩 플러그에 접속되는 제2랜딩 플러그를 형성하는 공정을 포함하는 것과,
상기 하부절연층은 1000 ∼ 3000 Å 두께로 형성하는 것과,
상기 도전층은 폴리실리콘인 것과,
상기 에치백 공정은 상기 랜딩 플러그 제1콘택홀의 측벽을 300 ∼ 1000 Å 만큼 노출시키는 것과,
상기 층간절연막은 상측에 반사방지막이 구비되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 콘택플러그 형성방법을 도시한 단면도이다.
도 1a 를 참조하면, 반도체기판(11)에 트렌치형 소자분리막(13)을 형성한다.
상기 반도체기판(11) 상부에 게이트산화막(도시안됨), 게이트전극용 폴리실리콘층(도시안됨), 게이트전극용 금속층(도시안됨) 및 하드마스크층(도시안됨)의 적층구조를 형성한다.
게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트전극(15)을 형성한다.
상기 게이트전극(15) 측벽에 절연막 스페이서(17)를 형성한다.
전체표면상부에 BPSG 또는 PSG 와 같이 유동성이 우수한 산화절연막으로 하부절연층(21)을 형성한다. 이때, 상기 하부절연층(21)은 1000 ∼ 3000 Å 두께로 형성한다.
도 1b를 참조하면, 바아 형태의 콘택마스크인 랜딩 플러그 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(21)을 식각하여 상기 게이트전극 사이의 상기 반도체기판(11)을 노출시키는 자기정렬적인 랜딩 플러그 제1콘택홀(23)을 형성한다.
도 1c를 참조하면, 상기 랜딩 플러그 제1콘택홀(23)을 매립하는 랜딩 플러그 폴리(25)를 전체표면상부에 형성한다. 이때, 상기 랜딩 플러그 폴리(25)는 폴리실리콘으로 형성한다.
도 1c를 참조하면, 상기 랜딩 플러그 폴리(25)를 에치백하여 상기 랜딩 플러그 콘택홀(23)에만 남긴다.
이때, 상기 랜딩 플러그 폴리(25)는 상기 하부절연층(21)보다 300 ∼ 1000 Å 두께만큼 낮게 형성된다.
도 1d를 참조하면, 상기 게이트전극(15)을 노출시키는 평탄화식각공정인 CMP 공정으로 제1랜딩 플러그(27)를 형성한다.
도 1e를 참조하면, 전체표면상부에 층간절연막(29) 및 반사방지막(31)을 적층한다.
상기 반사방지막(31) 상부에 감광막패턴(33)을 형성한다. 이때, 상기 감광막패턴(33)은 홀 형태의 노광마스크(도시안됨)를 이용한 노광 및 현상 공정으로 형성한 것이다.
상기 감광막패턴(33)을 마스크로 하는 식각공정으로 상기 반사방지막(31)과 층간절연막(29)을 식각하여 상기 랜딩 플러그 제2콘택홀(35)을 형성한다.
도 1f를 참조하면, 상기 감광막패턴(33)을 제거하고 상기 랜딩 플러그 제2콘택홀(35)을 매립하는 폴리실리콘(도시안됨)을 증착한다.
상기 층간절연막(29)을 노출시키는 평탄화식각공정으로 상기 제1랜딩 플러그(27)에 접속되는 제2랜딩 플러그(37)를 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 콘택플러그 형성방법은, 바아 형태의 랜딩 플러그 콘택마스크와 홀 형태의 콘택마스크를 혼용하여 제1랜딩 플러그와 제2랜딩 플러그의 적층구조로 랜딩 플러그를 형성함으로써 랜딩플러그의 높이를 증가시켜 후속 콘택공정시 게이트전극의 노출을 방지할 수 있고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (5)

  1. 게이트전극이 형성된 반도체기판 상부에 하부절연층을 형성하는 공정과,
    바아 형태의 랜딩 플러그 콘택마스크를 이용한 상기 하부절연층의 자기정렬적인 콘택식각공정으로 랜딩 플러그 제1콘택홀을 형성하는 공정과,
    상기 랜딩 플러그 제1콘택홀을 매립하는 도전층을 전체표면상부에 형성하는 공정과,
    상기 랜딩 플러그 제1콘택홀의 측벽이 소정두께 노출되도록 상기 도전층을 에치백하는 공정과,
    상기 도전층을 평탄화식각하여 제1랜딩 플러그를 형성하는 공정과,
    전체표면상부에 층간절연막을 형성하는 공정과,
    홀 형태의 콘택마스크를 이용하여 상기 제1랜딩 플러그를 노출시키는 랜딩 플러그 제2콘택홀을 형성하는 공정과,
    상기 랜딩 플러그 제2콘택홀을 통하여 상기 제1랜딩 플러그에 접속되는 제2랜딩 플러그를 형성하는 공정을 포함하는 반도체소자의 콘택플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 하부절연층은 1000 ∼ 3000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  3. 제 1 항에 있어서,
    상기 도전층은 폴리실리콘인 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  4. 제 1 항에 있어서,
    상기 에치백 공정은 상기 랜딩 플러그 제1콘택홀의 측벽을 300 ∼ 1000 Å 만큼 노출시키는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  5. 제 1 항에 있어서,
    상기 층간절연막은 상측에 반사방지막이 구비되는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
KR1020030043739A 2003-06-30 2003-06-30 반도체소자의 콘택플러그 형성방법 KR20050002362A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030043739A KR20050002362A (ko) 2003-06-30 2003-06-30 반도체소자의 콘택플러그 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030043739A KR20050002362A (ko) 2003-06-30 2003-06-30 반도체소자의 콘택플러그 형성방법

Publications (1)

Publication Number Publication Date
KR20050002362A true KR20050002362A (ko) 2005-01-07

Family

ID=37217894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030043739A KR20050002362A (ko) 2003-06-30 2003-06-30 반도체소자의 콘택플러그 형성방법

Country Status (1)

Country Link
KR (1) KR20050002362A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8580669B2 (en) 2010-01-08 2013-11-12 Hynix Semiconductor Inc. Method for fabricating semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8580669B2 (en) 2010-01-08 2013-11-12 Hynix Semiconductor Inc. Method for fabricating semiconductor device
US9082755B2 (en) 2010-01-08 2015-07-14 SK Hynix Inc. Semiconductor device having multi-layered bit line contact

Similar Documents

Publication Publication Date Title
KR20020088980A (ko) 반도체 소자의 콘택 플러그 형성방법
KR100403329B1 (ko) 반도체소자의 비트라인 형성방법
KR20050013830A (ko) 반도체 소자의 제조 방법
KR20050002362A (ko) 반도체소자의 콘택플러그 형성방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR20080002487A (ko) 반도체 소자의 랜딩 플러그 형성방법
KR20010011640A (ko) 반도체 장치의 플러그폴리 형성방법
KR20010048350A (ko) 반도체 장치 제조 방법
KR20040078413A (ko) 반도체소자의 콘택 형성방법
KR20050066192A (ko) 반도체소자의 콘택 형성방법
KR100546122B1 (ko) 반도체소자의 캐패시터 형성방법
KR100445408B1 (ko) 반도체소자의콘택방법
KR20060002182A (ko) 반도체소자의 형성방법
KR20040024685A (ko) 매립형 비트라인을 구비한 반도체 소자의 제조 방법
KR100444312B1 (ko) 반도체소자의미세콘택형성방법
KR20040060335A (ko) 반도체소자의 자기정렬적인 콘택 형성방법
KR20030058636A (ko) 반도체소자의 형성방법
KR20040008620A (ko) 하드마스크를 이용한 반도체소자의 제조 방법
KR20030003306A (ko) 반도체 장치의 랜딩 플러그 제조 방법
KR20080061850A (ko) 반도체 소자 및 그 제조 방법
KR20040084470A (ko) 반도체소자의 콘택 형성방법
KR20050094118A (ko) 반도체 소자의 제조 방법
KR20050066190A (ko) 반도체소자의 콘택 형성방법
KR20030042098A (ko) 반도체 장치의 콘택 홀 형성 방법
KR20050011941A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination