KR20040024685A - 매립형 비트라인을 구비한 반도체 소자의 제조 방법 - Google Patents

매립형 비트라인을 구비한 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 식각공정에 의한 비트라인과 비트라인콘택간 오버레이 불량을 억제하고, 비트라인의 붕괴를 방지하여 셀효율을 증대시키도록 한 반도체 소자의 제조 방법에 관한 것으로, 이를 위한 본 발명은 반도체 기판상에 제1 층간절연막을 형성하는 단계, 상기 제1 층간절연막을 관통하여 상기 반도체기판에 연결되는 복수개의 플러그를 형성하는 단계, 상기 복수개의 플러그 및 상기 제1 층간절연막상에 제2 층간절연막을 형성하는 단계, 상기 제2 층간절연막을 식각하여 상기 복수개의 플러그중 일측 플러그 표면을 노출시키는 홀패턴과 상기 홀패턴을 노출시키는 라인패턴으로 이루어진 듀얼 다마신 패턴을 형성하는 단계, 및 상기 듀얼 다마신 패턴내에 매립되는 비트라인을 형성하는 단계를 포함한다.

Description

매립형 비트라인을 구비한 반도체 소자의 제조 방법{Method for fabricating semiconductor device with buried-bitline}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비트라인을 구비한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다. 한편, 통상의 자기정렬콘택 공정은 배리어 질화막(barrier nitride)을 사용하여 콘택 식각 공정의 마진을 증대시키는 방법과 랜딩플러그 콘택(Landing plug contact; LPC)을 사용하여 오버레이 마진을 증대시키는 방법을 사용하고 있다.
도 1은 종래기술에 따라 제조된 반도체 소자의 단면도다.
도 1을 참조하면, 필드산화막(12)이 구비된 반도체 기판(11)상에 양측벽에 스페이서(14)가 구비된 복수개의 워드라인(13)이 형성되며, 워드라인(13) 사이의 반도체 기판(11)에 제1 랜딩플러그(15)와 제2 랜딩플러그(16)가 각각 형성된다. 여기서, 제1 랜딩플러그(15)와 제2 랜딩플러그(16)는 제1 층간절연막(17)에 의해 절연된다.
그리고, 제1 랜딩플러그(15)와 제2 랜딩플러그(16) 상부에 제2 층간절연막(18)이 형성되고, 제1 랜딩플러그(15) 상부의 제2 층간절연막(18)을 관통하여 배리어메탈(19)을 사이에 두고 비트라인(20)이 콘택된다. 여기서, 비트라인(20)은 먼저 제2 층간절연막(18)을 식각하여 비트라인콘택홀을 형성한 후, 비트라인(20)용 도전막을 증착 및 식각하여 형성하고, 주변영역의 비트라인(20)은 별도의 공정을 통해 동일한 방법으로 형성한다.
그러나, 종래기술은 비트라인과 비트라인콘택을 서로 분리하여 형성하므로 오버레이 정렬도가 불량하고, 셀영역과 주변영역에서 길이 차이에 의한 식각 비율이 달라지면서 트랜지스터의 특성이 일정하지 않은 문제가 있다. 즉, 비트라인 정렬시에 주변영역에서 정렬하므로 셀영역에서는 비트라인과 비트라인콘택간에 오버레이가 충분히 이루어지지 못하여 저항특성이 나빠지면서 트랜지스터의 특성이 열화된다.
또한, 비트라인 길이가 0.1㎛이하인 셀내에서는 비트라인을 패터닝하는 과정에서 비트라인 붕괴(collapse)가 일어나면서 데이터라인 페일(data line fail)이 발생하여 리페어하는데 한계가 있으므로 소자의 수율 저하가 발생한다.
또한, 비트라인을 식각에 의해 형성하므로 프로파일이 좋지 않으면서 이에 따른 시트저항이 커지므로 소자의 동작속도를 저하시키고, 후속 스토리지노드콘택플러그 공정을 자기정렬콘택을 이용하는데 프로파일이 좋지 않으므로 인해 콘택플러그 사이즈가 작아지므로 콘택저항이 커지는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 비트라인과 비트라인콘택간 오버레이 불량을 억제하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 비트라인의 붕괴를 방지하면서 비트라인의 시트저항 저하를 억제하여 소자의 수율을 개선시키는데 적합한 반도체 소자의 제조 방법을 제공하는데 있다.
또한, 본 발명의 또다른 목적은 셀효율을 높이면서 비트라인의 식각 어려움을 극복하는데 적합한 반도체 소자의 제조 방법을 제공하는데 있다.
도 1은 종래기술에 따른 반도체 소자의 단면도,
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 4a 내지 도 4e는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 5a 내지 도 5g는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 6a 내지 도 6g는 본 발명의 제5 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 7a 내지 도 7f는 본 발명의 제6 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 8a 내지 도 8g는 본 발명의 제7 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 9a 내지 도 9h는 본 발명의 제8 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
33 : 워드라인 35 : 제1 층간절연막
36 : 제1 랜딩플러그 37 : 제2 랜딩플러그
38 : 제2 층간절연막 43 : 듀얼 다마신 패턴
44 : 배리어메탈 45 : 비트라인
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판상에 제1 층간절연막을 형성하는 단계, 상기 제1 층간절연막을 관통하여 상기 반도체기판에 연결되는 복수개의 플러그를 형성하는 단계, 상기 복수개의 플러그 및 상기 제1 층간절연막상에 제2 층간절연막을 형성하는 단계, 상기 제2 층간절연막을 식각하여 상기 복수개의 플러그중 일측 플러그 표면을 노출시키는 홀패턴과 상기 홀패턴을 노출시키는 라인패턴으로 이루어진 듀얼 다마신 패턴을 형성하는 단계, 및 상기 듀얼 다마신 패턴내에 매립되는 비트라인을 형성하는 단계를 포함함을 특징으로 하고, 상기 듀얼 다마신 패턴을 형성하는 단계는, 상기 일측 플러그 상부에 일정 두께를 남기는 타겟으로 상기 제2 층간절연막을 식각하여 상기 라인패턴을 형성하는 단계, 상기 라인패턴의 바닥에 남아있는 상기 제2 층간절연막을 식각하여 상기 일측 플러그를 노출시키는 비트라인용 홀패턴을 형성함과 동시에 상기 타측 플러그 를 노출시키도록 상기 제2 층간절연막을 식각하여 스토리지노드콘택플러그용 홀패턴을 형성하는 단계, 및 상기 비트라인용 홀패턴과 상기 라인패턴에 매립되는 비트라인을 형성함과 동시에 상기 스토리지노드콘택플러그용 홀패턴내에 매립되는 스토리지노드콘택플러그를 형성하는 단계를 포함함을 특징으로 하며, 상기 홀과 라인으로 이루어진 듀얼 다마신 패턴을 형성하는 단계에서, 상기 반도체 기판이 셀영역과 주변영역으로 구분되고, 상기 듀얼 다마신 패턴은 상기 셀영역과 상기 주변영역에 각각 형성하는 것을 특징으로 하며, 상기 비트라인을 형성하는 단계는, 화학적기계적연마를 통해 이루어짐을 특징으로 한다.
또한, 본 발명의 반도체 소자의 제조 방법은 셀영역과 주변영역이 정의된 반도체 기판상에 제1 층간절연막을 형성하는 단계, 상기 셀영역에 상기 제1 층간절연막을 관통하여 상기 반도체기판에 연결되는 복수개의 플러그를 형성하는 단계, 상기 복수개의 플러그 및 상기 제1 층간절연막상에 제2 층간절연막을 형성하는 단계, 상기 제2 층간절연막을 식각하여 상기 셀영역에 상기 복수개의 플러그중 일측 플러그 표면을 노출시키는 듀얼 다마신 패턴을 형성하는 단계, 상기 제2 층간절연막을 식각하여 상기 주변영역에 상기 반도체 기판을 노출시키는 제1 홀패턴을 형성하는 단계, 상기 셀영역에 상기 듀얼 다마신 패턴에 매립되는 제1 비트라인을 형성하는 단계, 및 상기 주변영역에 상기 홀패턴에 매립되는 콘택부와 상기 콘택부에 연결되면서 상기 제1 비트라인과 단차를 갖는 제2 비트라인을 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술할 제1 내지 제8 실시예에서는 금속물질의 식각(etch)이 아닌 절연막의 식각에 의해 제공되는 패턴내에 비트라인을 형성하는 매립형 비트라인(buried bitline)을 갖는 반도체 소자의 제조 방법을 제공한다.
제1 실시예 및 제3 실시예는 셀영역의 공정 단면도이다.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(31)에 STI(Shallow Trench Isolation)법을 이용하여 필드산화막(32)을 형성한 후, 반도체기판(31)상에 복수개의 워드라인(33)을 형성한다. 이후, 워드라인(33)의 양측벽에 접하는 스페이서(34)를 형성한다. 여기서, 도면에 도시되지 않았지만, 잘 알려진 바와 같이, 워드라인(33)은 게이트산화막, 게이트전극 및 하드마스크의 순서로 적층된 패턴이다.
다음으로, 워드라인(33)을 포함한 반도체 기판(31)상에 제1 층간절연막(ILD, 35)을 형성한 후, 반도체 기판(31)에 연결되는 제1 랜딩플러그(36)와 제2 랜딩플러그(37)를 형성한다. 도면에 도시되지 않았지만, 제1,2 랜딩플러그(36, 37)를 형성하는 방법은, 먼저 제1 층간절연막(35)상에 랜딩플러그를 정의하는 콘택마스크를 형성한 후, 이 콘택마스크를 식각마스크로 하여 제1 층간절연막(35)을 식각하므로써 워드라인(33) 사이의 반도체기판(31)을 노출시키는 콘택홀을 형성한다. 다음에, 콘택마스크를 제거한 후, 콘택홀을 포함한 전면에 폴리실리콘막을 증착한다. 그리고, 워드라인(33)의 상부 표면이 드러날때까지 제1 층간절연막(35)을 화학적기계적연마(CMP)하여 제1,2 랜딩플러그(36, 37)를 형성한다.
여기서, 제1,2 랜딩플러그(36, 37)중에서 제1 랜딩플러그(36)는 후속 비트라인이 콘택될 랜딩플러그이고, 제2 랜딩플러그(37)는 후속 스토리지노드 콘택플러그가 콘택될 랜딩플러그이다.
그리고, 화학적기계적연마후 잔류하는 제1 층간절연막(35)이 제1,2 랜딩플러그(36, 37)간 절연을 제공한다. 한편, 비트라인이 콘택될 제1 랜딩플러그(36)는 워드라인과 평행한 방향에서 살펴보면, 반도체 기판(31)의 활성영역의 전영역에 형성됨과 동시에 필드산화막(32)의 일부분까지 걸쳐서 형성된다.
도 2b에 도시된 바와 같이, 제1,2 랜딩플러그(36, 37)가 형성된 반도체 기판(31)의 전면에 제2 층간절연막(38)을 형성한 후, 제2 층간절연막(38)상에 비트라인을 정의하는 비트라인마스크(39)를 형성한다. 이때, 비트라인마스크(39)는 제2 층간절연막(38)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 감광막패턴이다.
다음으로, 비트라인마스크(39)를 식각마스크로 제2 층간절연막(38)을 부분 식각하여 제1 랜딩플러그(36) 상부에 트렌치(40)를 형성한다. 이때, 트렌치(40)는 라인형(line type) 패턴이고, 제1 랜딩플러그(36)의 표면에 이르지 않는 깊이를 갖고 형성된다.
이를 위해, 트렌치(40)를 형성하는 제2 층간절연막(38)의 식각시 제1 랜딩플러그(36) 상부에 소정 두께만큼 제2 층간절연막(38)을 잔류시키는 타겟으로 이루어진다.
도 2c에 도시된 바와 같이, 비트라인마스크(39)를 제거한 후, 전면에 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 비트라인콘택을 정의하는 비트라인콘택마스크(41)를 형성한다. 이때, 비트라인콘택마스크(41)는 트렌치(40)의 바닥의 일부 표면을 노출시키는 형태로 형성된다.
다음으로, 비트라인콘택마스크(41)를 식각마스크로 노출된 트렌치(40)의 바닥의 제2 층간절연막(38)을 식각하여 제1 랜딩플러그(36) 표면을 노출시키는 비트라인콘택홀(42)을 형성한다. 이때, 비트라인콘택홀(42)은 홀형(hole type) 패턴이고, 통상적인 비트라인콘택홀과 같다.
도 2d에 도시된 바와 같이, 비트라인콘택마스크(41)를 제거한다. 이때, 트렌치(40)와 비트라인콘택홀(42)은 제2 층간절연막(38)을 식각하여 제공하는 듀얼 다마신(Dual damascene) 패턴(43)을 이룬다.
따라서, 듀얼 다마신 패턴(43)은 비트라인이 콘택될 제1 랜딩플러그(36)상에 형성된다.
도 2e에 도시된 바와 같이, 듀얼 다마신 패턴(43)에 매립되는 비트라인(45)을 형성한다. 이때, 비트라인(45)을 형성하기 전에 듀얼 다마신 패턴(43)의 내벽면에 배리어메탈(44)을 형성한다.
비트라인(45)의 형성 방법을 살펴보면, 듀얼 다마신 패턴(43)을 포함한 제2 층간절연막(38)상에 배리어메탈(44)을 증착한 후, 듀얼 다마신 패턴(43)을 채울때까지 제2 층간절연막(38) 상부에 비트라인(45)용 도전막을 증착한다. 다음에, 제2 층간절연막(38)의 표면이 드러날때까지 화학적기계적연마(CMP)를 수행하여 듀얼 다마신 패턴(43)에 매립되는 비트라인(45)을 형성한다.
후속 공정으로, 도시되지 않았지만, 제2 랜딩플러그(37)에 연결되는 스토리지노드콘택플러그 및 스토리지노드를 형성한다.
전술한 제1 실시예는, 절연막을 식각하여 비트라인(45)이 형성될 듀얼 다마신 패턴(43)을 형성한 후 화학적기계적연마(CMP)를 통해 비트라인(45)을 형성하므로써 비트라인 프로파일(profile)이 우수하며, 비트라인 하드마스크를 증착하지 않고 비트라인(45)을 형성하므로 비트라인(45)의 높이를 낮출 수 있다. 또한, 금속물질인 비트라인을 식각하지 않으므로 공정이 용이하다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(31)에 STI법을 이용하여 필드산화막(32)을 형성한 후, 반도체기판(31)상에 복수개의 워드라인(33)을 형성한다. 이후, 워드라인(33)의 양측벽에 접하는 스페이서(34)를 형성한다. 여기서, 도면에 도시되지 않았지만, 잘 알려진 바와 같이, 워드라인(33)은 게이트산화막, 게이트전극 및 하드마스크의 순서로 적층된 패턴이다.
다음으로, 워드라인(33)을 포함한 반도체 기판(31)상에 제1 층간절연막(ILD, 35)을 형성한 후, 반도체 기판(31)에 연결되는 제1 랜딩플러그(36)와 제2 랜딩플러그(37)를 형성한다. 도면에 도시되지 않았지만, 제1,2 랜딩플러그(36, 37)를 형성하는 방법은, 먼저 제1 층간절연막(35)상에 랜딩플러그를 정의하는 콘택마스크를 형성한 후, 이 콘택마스크를 식각마스크로 하여 제1 층간절연막(35)을 식각하므로써 워드라인(33) 사이의 반도체기판(31)을 노출시키는 콘택홀을 형성한다. 다음에, 콘택마스크를 제거한 후, 콘택홀을 포함한 전면에 폴리실리콘막을 증착한다. 그리고, 워드라인(33)의 상부 표면이 드러날때까지 제1 층간절연막(35)을 화학적기계적연마(CMP)하여 제1,2 랜딩플러그(36, 37)를 형성한다.
여기서, 제1,2 랜딩플러그(36, 37)중에서 제1 랜딩플러그(36)는 후속 비트라인이 콘택될 랜딩플러그이고, 제2 랜딩플러그(37)는 후속 스토리지노드 콘택플러그가 콘택될 랜딩플러그이다.
그리고, 화학적기계적연마후 잔류하는 제1 층간절연막(35)이 제1,2 랜딩플러그(36, 37)간 절연을 제공한다. 한편, 비트라인이 콘택될 제1 랜딩플러그(36)는 워드라인과 평행한 방향에서 살펴보면, 반도체 기판(31)의 활성영역의 전영역에 형성됨과 동시에 필드산화막(32)의 일부분까지 걸쳐서 형성된다.
도 3b에 도시된 바와 같이, 제1,2 랜딩플러그(36, 37)가 형성된 반도체 기판(31)의 전면에 제2 층간절연막(38)을 형성한 후, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 비트라인콘택을 정의하는 비트라인콘택마스크(41a)를 형성한다.
다음으로, 비트라인콘택마스크(41a)를 식각마스크로 제2 층간절연막(38)을 식각하여 제1 랜딩플러그(36) 표면을 노출시키는 비트라인콘택홀(42a)을 형성한다. 이때, 비트라인콘택홀(42a)은 홀형 패턴이고, 통상적인 비트라인콘택홀과 같다.
도 3c에 도시된 바와 같이, 비트라인콘택마스크(41a)를 제거한 후, 제2 층간절연막(38)상에 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 비트라인을 정의하는 비트라인마스크(39a)를 형성한다.
다음으로, 비트라인마스크(39a)를 식각마스크로 제2 층간절연막(38)을 부분 식각하여 제1 랜딩플러그(36) 상부에 트렌치(40a)를 형성한다. 이때, 트렌치(40a)는 라인형 패턴이고, 제1 랜딩플러그(36)의 표면에 이르지 않는 깊이를 갖고 형성되면서 비트라인콘택홀(42a)을 오픈시킨다.
이를 위해, 트렌치(40a)를 형성하는 제2 층간절연막(38)의 식각시 제1 랜딩플러그(36) 상부에 소정 두께만큼 제2 층간절연막(38)을 잔류시키는 타겟으로 이루어진다.
그리고, 트렌치(40a)는 비트라인콘택홀(42a) 상부에 형성된다.
도 3d에 도시된 바와 같이, 비트라인마스크(39a)를 제거한다. 이때, 트렌치(40a)와 비트라인콘택홀(42a)은 제2 층간절연막(38)을 식각하여 제공하는 듀얼 다마신 패턴(43a)을 이룬다.
따라서, 듀얼 다마신 패턴(43a)은 비트라인이 콘택될 제1 랜딩플러그(36)상에 형성된다.
도 3e에 도시된 바와 같이, 듀얼 다마신 패턴(43a)에 매립되는 비트라인(45)을 형성한다. 이때, 비트라인(45)을 형성하기 전에 듀얼 다마신 패턴(43a)의 내벽면에 배리어메탈(44)을 형성한다.
비트라인(45)의 형성 방법을 살펴보면, 듀얼 다마신 패턴(43a)을 포함한 제2 층간절연막(38)상에 배리어메탈(44)을 증착한 후, 듀얼 다마신 패턴(43a)을 채울때까지 제2 층간절연막(38) 상부에 비트라인(45)용 도전막을 증착한다. 다음에, 제2 층간절연막(38)의 표면이 드러날때까지 화학적기계적연마(CMP)를 수행하여 듀얼 다마신 패턴(43a)에 매립되는 비트라인(45)을 형성한다.
후속 공정으로, 도시되지 않았지만, 제2 랜딩플러그(37)에 연결되는 스토리지노드콘택플러그 및 스토리지노드를 형성한다.
전술한 제2 실시예는, 절연막을 두껍게 증착하여 비트라인 콘택을 패터닝하고 비트라인이 형성될 영역을 패터닝하여 제공되는 듀얼 다마신 패턴내에 비트라인을 매립시켜 형성하므로, 비트라인의 무너짐(collapse)을 방지하여 소자의 수율을 높힌다. 또한, 절연막을 식각하여 제공된 듀얼 다마신 패턴내에 비트라인을 형성하므로 비트라인의 프로파일이 양호하고, 금속물질을 식각하여 형성하는 경우보다 비트라인의 시트저항 특성이 우수하다.
도 4a 내지 도 4e는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(31)에 STI법을 이용하여 필드산화막(32)을 형성한 후, 반도체기판(31)상에 복수개의 워드라인(33)을 형성한다. 이후, 워드라인(33)의 양측벽에 접하는 스페이서(34)를 형성한다. 여기서, 도면에 도시되지 않았지만, 잘 알려진 바와 같이, 워드라인(33)은 게이트산화막, 게이트전극 및 하드마스크의 순서로 적층된 패턴이다.
다음으로, 워드라인(33)을 포함한 반도체 기판(31)상에 제1 층간절연막(ILD, 35)을 형성한 후, 반도체 기판(31)에 연결되는 제1,2 랜딩플러그(36, 37)를 형성한다. 도면에 도시되지 않았지만, 제1,2 랜딩플러그(36, 37)를 형성하는 방법은, 먼저 제1 층간절연막(35)상에 랜딩플러그를 정의하는 콘택마스크를 형성한 후, 이 콘택마스크를 식각마스크로 하여 제1 층간절연막(35)을 식각하므로써 워드라인(33) 사이의 반도체기판(31)을 노출시키는 콘택홀을 형성한다. 다음에, 콘택마스크를 제거한 후, 콘택홀을 포함한 전면에 폴리실리콘막을 증착한다. 그리고, 워드라인(33)의 상부 표면이 드러날때까지 제1 층간절연막(35)을 화학적기계적연마(CMP)하여 제1,2 랜딩플러그(36, 37)를 형성한다.
여기서, 제1,2 랜딩플러그(36, 37)중에서 제1 랜딩플러그(36)는 후속 비트라인이 콘택될 랜딩플러그이고, 제2 랜딩플러그(37)는 후속 스토리지노드 콘택플러그가 콘택될 랜딩플러그이다.
그리고, 화학적기계적연마후 잔류하는 제1 층간절연막(35)이 제1,2 랜딩플러그(36, 37)간 절연을 제공한다. 한편, 비트라인이 콘택될 제1 랜딩플러그(36)는 워드라인과 평행한 방향에서 살펴보면, 반도체 기판(31)의 활성영역의 전영역에 형성됨과 동시에 필드산화막(32)의 일부분까지 걸쳐서 형성된다.
도 4b에 도시된 바와 같이, 제1,2 랜딩플러그(36, 37)가 형성된 반도체 기판(31)의 전면에 제2 층간절연막(38)을 형성한 후, 제2 층간절연막(38)상에 비트라인을 정의하는 비트라인마스크(39)를 형성한다. 이때, 비트라인마스크(39)는 제2 층간절연막(38)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 감광막패턴이다.
다음으로, 비트라인마스크(39)를 식각마스크로 제2 층간절연막(38)을 부분 식각하여 제1 랜딩플러그(36) 상부에 트렌치(40)를 형성한다. 이때, 트렌치(40)는 라인형(line type) 패턴이고, 제1 랜딩플러그(36)의 표면에 이르지 않는 깊이를 갖고 형성된다.
이를 위해, 트렌치(40)를 형성하는 제2 층간절연막(38)의 식각시 제1 랜딩플러그(36) 상부에 소정 두께만큼 제2 층간절연막(38)을 잔류시키는 타겟으로 이루어진다.
도 4c에 도시된 바와 같이, 비트라인마스크(39)를 제거한 후, 전면에 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 비트라인콘택을 정의하는 비트라인콘택마스크(41b)를 형성한다. 이때, 비트라인콘택마스크(41b)는 비트라인콘택이외에 스토리지노드콘택플러그를 형성하기 위한 패턴이 삽입되어 있다.
다음으로, 비트라인콘택마스크(41b)를 식각마스크로 노출된 트렌치(40)의 바닥의 제2 층간절연막(38)을 식각하여 제1 랜딩플러그(36) 표면을 노출시키는 비트라인콘택홀(42)과 제2 랜딩플러그(37) 표면을 노출시키는 스토리지노드콘택홀(46)을 동시에 형성한다. 이때, 비트라인콘택홀(42)과 스토리지노드콘택홀(46)은 홀형패턴이다.
도 4d에 도시된 바와 같이, 비트라인콘택마스크(41b)를 제거한다. 이때, 트렌치(40)와 비트라인콘택홀(42)은 제2 층간절연막(38)을 식각하여 제공하는 듀얼 다마신 패턴(43)을 이루고, 스토리지노드콘택홀(46)은 제2 랜딩플러그(37)의 일부 표면을 노출시키는 홀이다.
여기서, 듀얼 다마신 패턴(43)은 비트라인이 콘택될 제1 랜딩플러그(36)상에 형성된다.
도 4e에 도시된 바와 같이, 듀얼 다마신 패턴(43)에 매립되는 비트라인(45)과 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그(47)를 형성한다. 이때, 비트라인(45)과 스토리지노드콘택플러그(47)를 형성하기 전에 듀얼 다마신 패턴(43)과 스토리지노드콘택홀(46)의 내벽면에 배리어메탈(44)을 형성한다.
비트라인(45)의 형성 방법을 살펴보면, 듀얼 다마신 패턴(43) 및 스토리지노드콘택홀(46)을 포함한 제2 층간절연막(38)상에 배리어메탈(44)을 증착한 후, 듀얼다마신 패턴(43)을 채울때까지 제2 층간절연막(38) 상부에 비트라인(45)용 도전막을 증착한다. 다음에, 제2 층간절연막(38)의 표면이 드러날때까지 화학적기계적연마(CMP)를 수행하여 듀얼 다마신 패턴(43)에 매립되는 비트라인(45)과 스토리지노드콘택홀(46)에 매립되는 스토리지노드콘택플러그(47)를 동시에 형성한다.
후속 공정으로, 도시되지 않았지만, 스토리지노드콘택플러그(47)에 연결되는 스토리지노드를 형성한다.
전술한 제3 실시예는, 비트라인 콘택 형성시 스토리지노드콘택플러그를 동시에 형성하므로 공정을 단순화시키고, 비트라인 물질을 스토리지노드콘택플러그로 이용하므로 스토리지노드콘택플러그의 저항을 작게 하고, 이로써 셀트랜지스터의 전류구동력을 증대시킨다. 또한, 스토리지노드콘택플러그 공정이 자기정렬콘택 공정을 이용하지 않으므로 플러그의 크기를 패터닝하는데 있어서 공정이 용이해진다.
후술할 제4 실시예 및 제8 실시예는 셀영역 및 주변영역의 공정 단면도로서, 워드라인의 형성과정은 도시되지 않는다.
도 5a 내지 도 5g는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체기판(51)에 STI법을 이용하여 필드산화막(52)을 형성한 후, 반도체기판(51)상에 복수개의 워드라인(도시 생략)을 형성한다. 이후, 워드라인의 양측벽에 접하는 스페이서(도시 생략)를 형성한다. 여기서, 도면에 도시되지 않았지만, 잘 알려진 바와 같이, 워드라인은 게이트산화막, 게이트전극 및 하드마스크의 순서로 적층된 패턴이다.
다음으로, 워드라인을 포함한 반도체 기판(51)상에 제1 층간절연막(53)을 형성한 후, 반도체 기판(51)에 연결되는 복수개의 랜딩플러그(54)를 형성한다. 도면에 도시되지 않았지만, 랜딩플러그(54)를 형성하는 방법은, 먼저 제1 층간절연막(53)상에 랜딩플러그를 정의하는 콘택마스크를 형성한 후, 이 콘택마스크를 식각마스크로 하여 제1 층간절연막(53)을 식각하므로써 워드라인 사이의 반도체기판(51)을 노출시키는 콘택홀을 형성한다. 다음에, 콘택마스크를 제거한 후, 콘택홀을 포함한 전면에 폴리실리콘막을 증착한다. 그리고, 워드라인의 상부 표면이 드러날때까지 제1 층간절연막(53)을 화학적기계적연마(CMP)하여 랜딩플러그(54)를 형성한다.
여기서, 랜딩플러그(54)는 비트라인이 콘택될 랜딩플러그이고, 후속 스토리지노드 콘택플러그가 콘택될 랜딩플러그는 도시되지 않는다.
그리고, 화학적기계적연마후 잔류하는 제1 층간절연막(53)이 랜딩플러그(54)간 절연을 제공한다. 한편, 비트라인이 콘택될 랜딩플러그(54)는 워드라인과 평행한 방향에서 살펴보면, 반도체 기판(51)의 활성영역의 전영역에 형성됨과 동시에 필드산화막(52)의 일부분까지 걸쳐서 형성된다.
도 5b에 도시된 바와 같이, 복수개의 랜딩플러그(54)가 형성된 반도체 기판(51)의 전면에 제2 층간절연막(55)을 형성한 후, 제2 층간절연막(55)상에 셀영역의 비트라인을 정의하는 제1 비트라인마스크(56)를 형성한다. 이때, 제1 비트라인마스크(56)는 제2 층간절연막(55)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 감광막패턴이다.
다음으로, 제1 비트라인마스크(56)를 식각마스크로 제2 층간절연막(55)을 부분 식각하여 랜딩플러그(54) 상부에 제1 트렌치(57)를 형성한다. 이때, 제1 트렌치(57)는 라인형 패턴이고, 랜딩플러그(54)의 표면에 이르지 않는 깊이를 갖고 형성된다.
이를 위해, 제1 트렌치(57)를 형성하는 제2 층간절연막(55)의 식각시 일측 랜딩플러그(54) 상부에 소정 두께만큼 제2 층간절연막(55)을 잔류시키는 타겟으로 이루어진다.
도 5c에 도시된 바와 같이, 제1 비트라인마스크(56)를 제거한 후, 전면에 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 셀영역의 비트라인콘택을 정의하는 제1 비트라인콘택마스크(58)를 형성한다. 이때, 제1 비트라인콘택마스크(58)는 제1 트렌치(57)의 바닥의 일부 표면을 노출시키는 형태로 형성된다.
다음으로, 제1 비트라인콘택마스크(58)를 식각마스크로 노출된 제1 트렌치(57)의 바닥의 제2 층간절연막(55)을 식각하여 랜딩플러그(54) 표면을 노출시키는 제1 비트라인콘택홀(59)을 형성한다. 이때, 제1 비트라인콘택홀(59)은 홀형 패턴이고, 통상적인 비트라인콘택홀과 같다.
도 5d에 도시된 바와 같이, 제1 비트라인콘택마스크(58)를 제거한 후, 제2 층간절연막(55)상에 주변영역의 비트라인을 정의하는 제2 비트라인마스크(60)를 형성한다.
다음으로, 제2 비트라인마스크(60)를 식각마스크로 제2 층간절연막(55)을 부분 식각하여 제2 트렌치(61)를 형성한다. 이때, 제2 트렌치(61)는 라인형 패턴이고, 제1 층간절연막(53) 상부에 제2 층간절연막(55)이 일부 남도록 식각하여 형성된다.
이를 위해, 제2 트렌치(61)를 형성하는 제2 층간절연막(55)의 식각시 제1 층간절연막(53) 상부에 소정 두께만큼 제2 층간절연막(55)을 잔류시키는 타겟으로 이루어진다.
도 5e에 도시된 바와 같이, 제2 비트라인마스크(60)를 제거한 후, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변영역의 비트라인콘택을 정의하는 제2 비트라인콘택마스크(62)를 형성한다. 이때, 제2 비트라인콘택마스크(62)는 제2 트렌치(61)의 바닥의 일부 표면을 노출시키는 형태로 형성된다.
다음으로, 제2 비트라인콘택마스크(62)를 식각마스크로 노출된 제2 트렌치(61)의 바닥의 제2 층간절연막(55) 및 제1 층간절연막(53)을 식각하여 반도체 기판(51) 표면을 노출시키는 제2 비트라인콘택홀(63)을 형성한다. 이때, 제2 비트라인콘택홀(63)은 홀형 패턴이고, 통상적인 주변영역의 비트라인콘택홀과 같다.
도 5f는 제2 비트라인콘택마스크(62)를 제거한 후의 단면도이다. 도 5f에 도시된 바와 같이, 제1 트렌치(57)와 제1 비트라인콘택홀(59)은 셀영역 상부의 제2 층간절연막(55)을 식각하여 제공하는 제1 듀얼 다마신 패턴(64)을 이루고, 제2 트렌치(61)와 제2 비트라인콘택홀(63)은 주변영역 상부의 제2 층간절연막(55)과 제1 층간절연막(53)을 식각하여 제공하는 제2 듀얼 다마신 패턴(65)을 이룬다.
도 5g에 도시된 바와 같이, 제1 듀얼 다마신 패턴(64)에 매립되는 셀영역의 비트라인(67)과 제2 듀얼 다마신 패턴(65)에 매립되는 주변영역의 비트라인(68)을형성한다. 이때, 각 비트라인(67, 68)들을 형성하기 전에 각 듀얼 다마신 패턴의 내벽면에 배리어메탈(66)을 형성한다.
비트라인(67, 68)의 형성 방법을 살펴보면, 제1,2 듀얼 다마신 패턴(64, 65)을 포함한 제2 층간절연막(55)상에 배리어메탈(66)을 증착한 후, 제1,2 듀얼 다마신 패턴(64, 65)을 채울때까지 제2 층간절연막(55) 상부에 비트라인(67, 68)용 도전막을 증착한다. 다음에, 제2 층간절연막(55)의 표면이 드러날때까지 화학적기계적연마(CMP)를 수행하여 각 듀얼 다마신패턴에 매립되는 비트라인(67, 68)을 동시에 형성한다.
전술한 제4 실시예는, 비트라인과 비트라인콘택을 셀영역과 주변영역에서 각각 연속적으로 형성하여 비트라인과 비트라인콘택간 오버레이 특성을 좋게 하고, 또한 비트라인의 길이가 0.1㎛ 이하이면서 금속 비트라인에서 자주 발생하는 비트라인 무너짐을 방지한다.
도 6a 내지 도 6g는 본 발명의 제5 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체기판(51)에 STI법을 이용하여 필드산화막(52)을 형성한 후, 반도체기판(51)상에 복수개의 워드라인(도시 생략)을 형성한다. 이후, 워드라인의 양측벽에 접하는 스페이서(도시 생략)를 형성한다. 여기서, 도면에 도시되지 않았지만, 잘 알려진 바와 같이, 워드라인은 게이트산화막, 게이트전극 및 하드마스크의 순서로 적층된 패턴이다.
다음으로, 워드라인을 포함한 반도체 기판(51)상에 제1 층간절연막(53)을 형성한 후, 반도체 기판(51)에 연결되는 복수개의 랜딩플러그(54)를 형성한다. 도면에 도시되지 않았지만, 랜딩플러그(54)를 형성하는 방법은, 먼저 제1 층간절연막(53)상에 랜딩플러그를 정의하는 콘택마스크를 형성한 후, 이 콘택마스크를 식각마스크로 하여 제1 층간절연막(53)을 식각하므로써 워드라인 사이의 반도체기판(51)을 노출시키는 콘택홀을 형성한다. 다음에, 콘택마스크를 제거한 후, 콘택홀을 포함한 전면에 폴리실리콘막을 증착한다. 그리고, 워드라인의 상부 표면이 드러날때까지 제1 층간절연막(53)을 화학적기계적연마(CMP)하여 랜딩플러그(54)를 형성한다.
여기서, 랜딩플러그(54)는 비트라인이 콘택될 랜딩플러그이고, 후속 스토리지노드 콘택플러그가 콘택될 랜딩플러그는 도시되지 않는다.
그리고, 화학적기계적연마후 잔류하는 제1 층간절연막(53)이 랜딩플러그(54)간 절연을 제공한다. 한편, 비트라인이 콘택될 랜딩플러그(54)는 워드라인과 평행한 방향에서 살펴보면, 반도체 기판(51)의 활성영역의 전영역에 형성됨과 동시에 필드산화막(52)의 일부분까지 걸쳐서 형성된다.
도 6b에 도시된 바와 같이, 복수개의 랜딩플러그(54)가 형성된 반도체 기판(51)의 전면에 제2 층간절연막(55)을 형성한 후, 제2 층간절연막(55)상에 셀영역의 비트라인을 정의하는 제1 비트라인마스크(56)를 형성한다. 이때, 제1 비트라인마스크(56)는 제2 층간절연막(55)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 감광막패턴이다.
다음으로, 제1 비트라인마스크(56)를 식각마스크로 제2 층간절연막(55)을 부분 식각하여 랜딩플러그(54) 상부에 제1 트렌치(57)를 형성한다. 이때, 제1 트렌치(57)는 라인형 패턴이고, 랜딩플러그(54)의 표면에 이르지 않는 깊이를 갖고 형성된다.
이를 위해, 제1 트렌치(57)를 형성하는 제2 층간절연막(55)의 식각시 랜딩플러그(54) 상부에 소정 두께만큼 제2 층간절연막(55)을 잔류시키는 타겟으로 이루어진다.
도 6c에 도시된 바와 같이, 제1 비트라인마스크(56)를 제거한 후, 제2 층간절연막(55)상에 주변영역의 비트라인을 정의하는 제2 비트라인마스크(60)를 형성한다.
다음으로, 제2 비트라인마스크(60)를 식각마스크로 제2 층간절연막(55)을 부분 식각하여 제2 트렌치(61)를 형성한다. 이때, 제2 트렌치(61)는 라인형 패턴이고, 제1 층간절연막(53) 상부에 제2 층간절연막(55)이 일부 남도록 식각하여 형성된다.
이를 위해, 제2 트렌치(61)를 형성하는 제2 층간절연막(55)의 식각시 제1 층간절연막(53) 상부에 소정 두께만큼 제2 층간절연막(55)을 잔류시키는 타겟으로 이루어진다.
도 6d에 도시된 바와 같이, 제2 비트라인마스크(60)를 제거한 후, 전면에 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 셀영역의 비트라인콘택을 정의하는 제1 비트라인콘택마스크(58)를 형성한다. 이때, 제1 비트라인콘택마스크(58)는 제1 트렌치(57)의 바닥의 일부 표면을 노출시키는 형태로 형성된다.
다음으로, 제1 비트라인콘택마스크(58)를 식각마스크로 노출된 제1 트렌치(57)의 바닥의 제2 층간절연막(55)을 식각하여 랜딩플러그(54) 표면을 노출시키는 제1 비트라인콘택홀(59)을 형성한다. 이때, 제1 비트라인콘택홀(59)은 홀형 패턴이고, 통상적인 비트라인콘택홀과 같다.
도 6e에 도시된 바와 같이, 제1 비트라인콘택마스크(58)를 제거한 후, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변영역의 비트라인콘택을 정의하는 제2 비트라인콘택마스크(62)를 형성한다. 이때, 제2 비트라인콘택마스크(62)는 제2 트렌치(61)의 바닥의 일부 표면을 노출시키는 형태로 형성된다.
다음으로, 제2 비트라인콘택마스크(62)를 식각마스크로 노출된 제2 트렌치(61)의 바닥의 제2 층간절연막(55) 및 제1 층간절연막(53)을 식각하여 반도체 기판(51) 표면을 노출시키는 제2 비트라인콘택홀(63)을 형성한다. 이때, 제2 비트라인콘택홀(63)은 홀형 패턴이고, 통상적인 주변영역의 비트라인콘택홀과 같다.
도 6f는 제2 비트라인콘택마스크(62)를 제거한 후의 단면도이다. 도 6f에 도시된 바와 같이, 제1 트렌치(57)와 제1 비트라인콘택홀(59)은 셀영역 상부의 제2 층간절연막(55)을 식각하여 제공하는 제1 듀얼 다마신 패턴(64)을 이루고, 제2 트렌치(61)와 제2 비트라인콘택홀(63)은 주변영역 상부의 제2 층간절연막(55)과 제1 층간절연막(53)을 식각하여 제공하는 제2 듀얼 다마신 패턴(65)을 이룬다.
도 6g에 도시된 바와 같이, 제1 듀얼 다마신 패턴(64)에 매립되는 셀영역의 비트라인(67)과 제2 듀얼 다마신 패턴(65)에 매립되는 주변영역의 비트라인(68)을형성한다. 이때, 각 비트라인(67, 68)들을 형성하기 전에 각 듀얼 다마신 패턴의 내벽면에 배리어메탈(66)을 형성한다.
비트라인(67, 68)의 형성 방법을 살펴보면, 제1,2 듀얼 다마신 패턴(64, 65)을 포함한 제2 층간절연막(55)상에 배리어메탈(66)을 증착한 후, 제1,2 듀얼 다마신 패턴(64, 65)을 채울때까지 제2 층간절연막(55) 상부에 비트라인(67, 68)용 도전막을 증착한다. 다음에, 제2 층간절연막(55)의 표면이 드러날때까지 화학적기계적연마(CMP)를 수행하여 각 듀얼 다마신패턴에 매립되는 비트라인(67, 68)을 동시에 형성한다.
전술한 제5 실시예는, 비트라인과 비트라인콘택을 셀영역과 주변영역에서 각각 분리하여 형성하므로써 셀과 주변영역에서 비트라인과 비트라인콘택간 오버레이를 향상시킨다.
도 7a 내지 도 7f는 본 발명의 제6 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 7a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체기판(51)에 STI법을 이용하여 필드산화막(52)을 형성한 후, 반도체기판(51)상에 복수개의 워드라인(도시 생략)을 형성한다. 이후, 워드라인의 양측벽에 접하는 스페이서(도시 생략)를 형성한다. 여기서, 도면에 도시되지 않았지만, 잘 알려진 바와 같이, 워드라인은 게이트산화막, 게이트전극 및 하드마스크의 순서로 적층된 패턴이다.
다음으로, 워드라인을 포함한 반도체 기판(51)상에 제1 층간절연막(53)을 형성한 후, 반도체 기판(51)에 연결되는 복수개의 랜딩플러그(54)를 형성한다. 도면에 도시되지 않았지만, 랜딩플러그(54)를 형성하는 방법은, 먼저 제1 층간절연막(53)상에 랜딩플러그를 정의하는 콘택마스크를 형성한 후, 이 콘택마스크를 식각마스크로 하여 제1 층간절연막(53)을 식각하므로써 워드라인 사이의 반도체기판(51)을 노출시키는 콘택홀을 형성한다. 다음에, 콘택마스크를 제거한 후, 콘택홀을 포함한 전면에 폴리실리콘막을 증착한다. 그리고, 워드라인의 상부 표면이 드러날때까지 제1 층간절연막(53)을 화학적기계적연마(CMP)하여 랜딩플러그(54)를 형성한다.
여기서, 랜딩플러그(54)는 비트라인이 콘택될 랜딩플러그이고, 후속 스토리지노드 콘택플러그가 콘택될 랜딩플러그는 도시되지 않는다.
그리고, 화학적기계적연마후 잔류하는 제1 층간절연막(53)이 랜딩플러그(54)간 절연을 제공한다. 한편, 비트라인이 콘택될 랜딩플러그(54)는 워드라인과 평행한 방향에서 살펴보면, 반도체 기판(51)의 활성영역의 전영역에 형성됨과 동시에 필드산화막(52)의 일부분까지 걸쳐서 형성된다.
도 7b에 도시된 바와 같이, 복수개의 랜딩플러그(54)가 형성된 반도체 기판(51)의 전면에 제2 층간절연막(55)을 형성한 후, 제2 층간절연막(55)상에 셀영역의 비트라인과 주변영역의 비트라인을 정의하는 비트라인마스크(69)를 형성한다. 이때, 비트라인마스크(69)는 제2 층간절연막(55)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 감광막패턴이다.
다음으로, 비트라인마스크(69)를 식각마스크로 제2 층간절연막(55)을 부분 식각하여 랜딩플러그(54) 상부에 제1 트렌치(70)를 형성함과 동시에 주변영역 상부에 제2 트렌치(71)를 형성한다. 이때, 제1,2 트렌치(70, 71)는 라인형 패턴이고, 랜딩플러그(54)의 표면 및 주변영역 상의 제1 층간절연막(53)에 이르지 않는 깊이를 갖고 형성된다.
이를 위해, 제1,2 트렌치(70, 71)를 형성하는 제2 층간절연막(55)의 식각시 랜딩플러그(54) 상부에 소정 두께만큼 제2 층간절연막(55)을 잔류시키는 타겟으로 이루어진다.
도 7c에 도시된 바와 같이, 비트라인마스크(69)를 제거한 후, 전면에 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 셀영역의 비트라인콘택을 정의하는 제1 비트라인콘택마스크(72)를 형성한다. 이때, 제1 비트라인콘택마스크(72)는 제1 트렌치(70)의 바닥의 일부 표면을 노출시키는 형태로 형성된다.
다음으로, 제1 비트라인콘택마스크(72)를 식각마스크로 노출된 제1 트렌치(70)의 바닥의 제2 층간절연막(55)을 식각하여 랜딩플러그(54) 표면을 노출시키는 제1 비트라인콘택홀(73)을 형성한다. 이때, 제1 비트라인콘택홀(73)은 홀형 패턴이고, 통상적인 비트라인콘택홀과 같다.
도 7d에 도시된 바와 같이, 제1 비트라인콘택마스크(72)를 제거한 후, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변영역의 비트라인콘택을 정의하는 제2 비트라인콘택마스크(74)를 형성한다. 이때, 제2 비트라인콘택마스크(74)는 제2 트렌치(71)의 바닥의 일부 표면을 노출시키는 형태로 형성된다.
다음으로, 제2 비트라인콘택마스크(74)를 식각마스크로 노출된 제2트렌치(71)의 바닥의 제2 층간절연막(55) 및 제1 층간절연막(53)을 식각하여 반도체 기판(51) 표면을 노출시키는 제2 비트라인콘택홀(75)을 형성한다. 이때, 제2 비트라인콘택홀(75)은 홀형 패턴이고, 통상적인 주변영역의 비트라인콘택홀과 같다.
도 7e는 제2 비트라인콘택마스크(74)를 제거한 후의 단면도이다. 도 7e에 도시된 바와 같이, 제1 트렌치(70)와 제1 비트라인콘택홀(73)은 셀영역 상부의 제2 층간절연막(55)을 식각하여 제공하는 제1 듀얼 다마신 패턴(76)을 이루고, 제2 트렌치(71)와 제2 비트라인콘택홀(75)은 주변영역 상부의 제2 층간절연막(55)과 제1 층간절연막(53)을 식각하여 제공하는 제2 듀얼 다마신 패턴(77)을 이룬다.
도 7f에 도시된 바와 같이, 제1 듀얼 다마신 패턴(76)에 매립되는 셀영역의 비트라인(79)과 제2 듀얼 다마신 패턴(77)에 매립되는 주변영역의 비트라인(80)을 형성한다. 이때, 각 비트라인(79, 80)들을 형성하기 전에 각 듀얼 다마신 패턴의 내벽면에 배리어메탈(78)을 형성한다.
비트라인(79, 80)의 형성 방법을 살펴보면, 제1,2 듀얼 다마신 패턴(76, 77)을 포함한 제2 층간절연막(55)상에 배리어메탈(78)을 증착한 후, 제1,2 듀얼 다마신 패턴(76, 77)을 채울때까지 제2 층간절연막(55) 상부에 비트라인(76, 77)용 도전막을 증착한다. 다음에, 제2 층간절연막(55)의 표면이 드러날때까지 화학적기계적연마(CMP)를 수행하여 각 듀얼 다마신패턴에 매립되는 비트라인(76, 77)을 동시에 형성한다.
전술한 제6 실시예는, 하드마스크를 사용하지 않으면서 비트라인을 형성하므로 비트라인의 높이를 낮출 수 있다.
도 8a 내지 도 8g는 본 발명의 제7 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 8a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체기판(51)에 STI법을 이용하여 필드산화막(52)을 형성한 후, 반도체기판(51)상에 복수개의 워드라인(도시 생략)을 형성한다. 이후, 워드라인의 양측벽에 접하는 스페이서(도시 생략)를 형성한다. 여기서, 도면에 도시되지 않았지만, 잘 알려진 바와 같이, 워드라인은 게이트산화막, 게이트전극 및 하드마스크의 순서로 적층된 패턴이다.
다음으로, 워드라인을 포함한 반도체 기판(51)상에 제1 층간절연막(53)을 형성한 후, 반도체 기판(51)에 연결되는 복수개의 랜딩플러그(54)를 형성한다. 도면에 도시되지 않았지만, 랜딩플러그(54)를 형성하는 방법은, 먼저 제1 층간절연막(53)상에 랜딩플러그를 정의하는 콘택마스크를 형성한 후, 이 콘택마스크를 식각마스크로 하여 제1 층간절연막(53)을 식각하므로써 워드라인 사이의 반도체기판(51)을 노출시키는 콘택홀을 형성한다. 다음에, 콘택마스크를 제거한 후, 콘택홀을 포함한 전면에 폴리실리콘막을 증착한다. 그리고, 워드라인의 상부 표면이 드러날때까지 제1 층간절연막(53)을 화학적기계적연마(CMP)하여 랜딩플러그(54)를 형성한다.
여기서, 랜딩플러그(54)는 비트라인이 콘택될 랜딩플러그이고, 후속 스토리지노드 콘택플러그가 콘택될 랜딩플러그는 도시되지 않는다.
그리고, 화학적기계적연마후 잔류하는 제1 층간절연막(53)이 랜딩플러그(54)간 절연을 제공한다. 한편, 비트라인이 콘택될 랜딩플러그(54)는 워드라인과 평행한 방향에서 살펴보면, 반도체 기판(51)의 활성영역의 전영역에 형성됨과 동시에 필드산화막(52)의 일부분까지 걸쳐서 형성된다.
도 8b에 도시된 바와 같이, 복수개의 랜딩플러그(54)가 형성된 반도체 기판(51)의 전면에 제2 층간절연막(55)을 형성한 후, 제2 층간절연막(55)상에 셀영역의 비트라인을 정의하는 제1 비트라인마스크(56)를 형성한다. 이때, 제1 비트라인마스크(56)는 제2 층간절연막(55)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 감광막패턴이다.
다음으로, 제1 비트라인마스크(56)를 식각마스크로 제2 층간절연막(55)을 부분 식각하여 랜딩플러그(54) 상부에 제1 트렌치(57)를 형성한다. 이때, 제1 트렌치(57)는 라인형 패턴이고, 랜딩플러그(54)의 표면에 이르지 않는 깊이를 갖고 형성된다.
이를 위해, 제1 트렌치(57)를 형성하는 제2 층간절연막(55)의 식각시 일측 랜딩플러그(54) 상부에 소정 두께만큼 제2 층간절연막(55)을 잔류시키는 타겟으로 이루어진다.
도 8c에 도시된 바와 같이, 제1 비트라인마스크(56)를 제거한 후, 전면에 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 셀영역의 비트라인콘택을 정의하는 제1 비트라인콘택마스크(58)를 형성한다. 이때, 제1 비트라인콘택마스크(58)는 제1 트렌치(57)의 바닥의 일부 표면을 노출시키는 형태로 형성된다.
다음으로, 제1 비트라인콘택마스크(58)를 식각마스크로 노출된 제1 트렌치(57)의 바닥의 제2 층간절연막(55)을 식각하여 랜딩플러그(54) 표면을 노출시키는 제1 비트라인콘택홀(59)을 형성한다. 이때, 제1 비트라인콘택홀(59)은 홀형 패턴이고, 통상적인 비트라인콘택홀과 같다.
도 8d에 도시된 바와 같이, 제1 비트라인콘택마스크(58)를 제거한 후, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변영역의 비트라인콘택을 정의하는 제2 비트라인콘택마스크(81)를 형성한다.
다음으로, 제2 비트라인콘택마스크(81)를 식각마스크로 노출된 주변영역 상의 제2 층간절연막(55) 및 제1 층간절연막(53)을 식각하여 반도체 기판(51) 표면을 노출시키는 제2 비트라인콘택홀(82)을 형성한다. 이때, 제2 비트라인콘택홀(82)은 홀형 패턴이고, 통상적인 주변영역의 비트라인콘택홀과 같다.
도 8e는 제2 비트라인콘택마스크(81)를 제거한 후의 단면도이다. 도 8e에 도시된 바와 같이, 제1 트렌치(57)와 제1 비트라인콘택홀(59)은 셀영역 상부의 제2 층간절연막(55)을 식각하여 제공하는 듀얼 다마신 패턴(83)을 이루고, 제2 비트라인콘택홀(82)은 주변영역 상부의 제2 층간절연막(55)과 제1 층간절연막(53)을 식각하여 제공하는 홀 패턴(84)을 이룬다.
도 8f에 도시된 바와 같이, 듀얼 다마신 패턴(83) 및 홀패턴(84)을 포함한 전면에 배리어메탈(85), 비트라인용 도전막(86) 및 하드마스크(87)를 차례로 증착한 후, 하드마스크(87)상에 셀영역은 오픈시키고 주변영역은 덮는 셀오픈마스크(88)를 형성한다.
다음에, 셀오픈마스크(88)를 이용하여 셀영역의 비트라인용 도전막(86)을 식각하여 듀얼 다마신 패턴(83)에 매립되는 셀영역의 비트라인(86a)을 형성한다. 이때, 듀얼 다마신 패턴(83)의 내벽면에 배리어메탈(85)이 잔류한다.
도 8g에 도시된 바와 같이, 셀오픈마스크(88)를 제거한 후, 잔류하는 비트라인용 도전막(86)을 식각하여 주변영역의 비트라인(86b)을 형성한다. 이때, 하드마스크 (87)및 배리어메탈(85)도 동시에 식각되고, 홀패턴(84)의 내벽면 및 제2 층간절연막(55)상에 배리어메탈(85)이 잔류한다.
다음에, 비트라인(86b)을 포함한 전면에 절연막을 증착한 후 에치백하여 비트라인(86b)의 양측벽에 접하는 스페이서(89)를 형성한다.
전술한 제7 실시예는, 셀영역과 주변영역에서 동일한 형태 및 높이로 비트라인을 형성함에 따른 후속 금속배선 콘택공정시에 플레이트라인과 비트라인위에 동시에 형성하는 과정에서 금속콘택이 플레이트라인을 관통하여 반도체 기판위까지 개방하는 경우를 방지하기 위한 것으로, 비트라인 형성시에 셀영역은 높이를 낮추면서 비트라인 프로파일을 개선시키고, 주변영역은 후속 금속배선 콘택 공정시에 셀영역과 주변영역의 단차를 줄인다. 또한, 셀영역에서는 절연막내에 비트라인을 형성하여 하드마스크가 필요하지 않고, 주변영역에서는 셀영역의 비트라인보다 높게 형성하여 비트라인 두께도 조절가능하므로 시트저항을 줄일 수 있다.
도 9a 내지 도 9h는 본 발명의 제8 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 9a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체기판(51)에 STI법을 이용하여 필드산화막(52)을 형성한 후, 반도체기판(51)상에 복수개의 워드라인(도시 생략)을 형성한다. 이후, 워드라인의 양측벽에 접하는 스페이서(도시 생략)를 형성한다. 여기서, 도면에 도시되지 않았지만, 잘 알려진 바와 같이, 워드라인은 게이트산화막, 게이트전극 및 하드마스크의 순서로 적층된 패턴이다.
다음으로, 워드라인을 포함한 반도체 기판(51)상에 제1 층간절연막(53)을 형성한 후, 반도체 기판(51)에 연결되는 복수개의 랜딩플러그(54)를 형성한다. 도면에 도시되지 않았지만, 랜딩플러그(54)를 형성하는 방법은, 먼저 제1 층간절연막(53)상에 랜딩플러그를 정의하는 콘택마스크를 형성한 후, 이 콘택마스크를 식각마스크로 하여 제1 층간절연막(53)을 식각하므로써 워드라인 사이의 반도체기판(51)을 노출시키는 콘택홀을 형성한다. 다음에, 콘택마스크를 제거한 후, 콘택홀을 포함한 전면에 폴리실리콘막을 증착한다. 그리고, 워드라인의 상부 표면이 드러날때까지 제1 층간절연막(53)을 화학적기계적연마(CMP)하여 랜딩플러그(54)를 형성한다.
여기서, 랜딩플러그(54)는 비트라인이 콘택될 랜딩플러그이고, 후속 스토리지노드 콘택플러그가 콘택될 랜딩플러그는 도시되지 않는다.
그리고, 화학적기계적연마후 잔류하는 제1 층간절연막(53)이 랜딩플러그(54)간 절연을 제공한다. 한편, 비트라인이 콘택될 랜딩플러그(54)는 워드라인과 평행한 방향에서 살펴보면, 반도체 기판(51)의 활성영역의 전영역에 형성됨과 동시에 필드산화막(52)의 일부분까지 걸쳐서 형성된다.
도 9b에 도시된 바와 같이, 복수개의 랜딩플러그(54)가 형성된 반도체 기판(51)의 전면에 제2 층간절연막(55)을 형성한 후, 제2 층간절연막(55)상에 셀영역의 비트라인을 정의하는 제1 비트라인마스크(56)를 형성한다. 이때, 제1 비트라인마스크(56)는 제2 층간절연막(55)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 감광막패턴이다.
다음으로, 제1 비트라인마스크(56)를 식각마스크로 제2 층간절연막(55)을 부분 식각하여 랜딩플러그(54) 상부에 제1 트렌치(57)를 형성한다. 이때, 제1 트렌치(57)는 라인형 패턴이고, 랜딩플러그(54)의 표면에 이르지 않는 깊이를 갖고 형성된다.
이를 위해, 제1 트렌치(57)를 형성하는 제2 층간절연막(55)의 식각시 일측 랜딩플러그(54) 상부에 소정 두께만큼 제2 층간절연막(55)을 잔류시키는 타겟으로 이루어진다.
도 9c에 도시된 바와 같이, 제1 비트라인마스크(56)를 제거한 후, 전면에 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 셀영역의 비트라인콘택을 정의하는 제1 비트라인콘택마스크(58)를 형성한다. 이때, 제1 비트라인콘택마스크(58)는 제1 트렌치(57)의 바닥의 일부 표면을 노출시키는 형태로 형성된다.
다음으로, 제1 비트라인콘택마스크(58)를 식각마스크로 노출된 제1 트렌치(57)의 바닥의 제2 층간절연막(55)을 식각하여 랜딩플러그(54) 표면을 노출시키는 제1 비트라인콘택홀(59)을 형성한다. 이때, 제1 비트라인콘택홀(59)은 홀형 패턴이고, 통상적인 비트라인콘택홀과 같다.
도 9d에 도시된 바와 같이, 제1 비트라인콘택마스크(58)를 제거한 후, 제2 층간절연막(55)상에 주변영역의 비트라인을 정의하는 제2 비트라인마스크(60)를 형성한다.
다음으로, 제2 비트라인마스크(60)를 식각마스크로 제2 층간절연막(55)을 부분 식각하여 제2 트렌치(61)를 형성한다. 이때, 제2 트렌치(61)는 라인형 패턴이고, 제1 층간절연막(53) 상부에 제2 층간절연막(55)이 일부 남도록 식각하여 형성된다.
이를 위해, 제2 트렌치(61)를 형성하는 제2 층간절연막(55)의 식각시 제1 층간절연막(53) 상부에 소정 두께만큼 제2 층간절연막(55)을 잔류시키는 타겟으로 이루어진다.
도 9e에 도시된 바와 같이, 전면에 절연막을 증착한 후 에치백을 실시하여 셀영역의 제1 트렌치(57) 및 제1 비트라인콘택홀(59)의 내벽에 제1 스페이서(90a)를 형성함과 동시에 제2 트렌치(61)의 내벽에 제2 스페이서(90b)를 형성한다.
도 9f에 도시된 바와 같이, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변영역의 비트라인콘택을 정의하는 제2 비트라인콘택마스크(91)를 형성한다. 이때, 제2 비트라인콘택마스크(91)는 제2 트렌치(61)의 바닥의 일부 표면을 노출시키는 형태로 형성된다.
다음으로, 제2 비트라인콘택마스크(91)를 식각마스크로 노출된 제2 트렌치(61)의 바닥의 제2 층간절연막(55) 및 제1 층간절연막(53)을 식각하여 반도체 기판(51) 표면을 노출시키는 제2 비트라인콘택홀(92)을 형성한다. 이때, 제2 비트라인콘택홀(92)은 홀형 패턴이고, 통상적인 주변영역의 비트라인콘택홀과 같다.
도 9g는 제2 비트라인콘택마스크(91)를 제거한 후의 단면도이다. 도 9g에 도시된 바와 같이, 제1 트렌치(57)와 제1 비트라인콘택홀(59)은 셀영역 상부의 제2층간절연막(55)을 식각하여 제공하는 제1 듀얼 다마신 패턴(93)을 이루고, 제2 트렌치(61)와 제2 비트라인콘택홀(92)은 주변영역 상부의 제2 층간절연막(55)과 제1 층간절연막(53)을 식각하여 제공하는 제2 듀얼 다마신 패턴(94)을 이룬다.
그리고, 제1 듀얼 다마신 패턴(93)의 내벽면에 제1 스페이서(90a)가 구비되고, 제2 듀얼 다마신 패턴(94)의 제2 트렌치(61)의 내벽면에 제2 스페이서(90b)가 구비된다.
도 9h에 도시된 바와 같이, 제1 듀얼 다마신 패턴(93)에 매립되는 셀영역의 비트라인(95)과 제2 듀얼 다마신 패턴(94)에 매립되는 주변영역의 비트라인(96)을 형성한다.
비트라인(95, 96)의 형성 방법을 살펴보면, 제1,2 듀얼 다마신 패턴(93, 94)을 채울때까지 제2 층간절연막(55) 상부에 비트라인(93, 94)용 도전막을 증착한다. 다음에, 제2 층간절연막(55)의 표면이 드러날때까지 화학적기계적연마(CMP)를 수행하여 각 듀얼 다마신패턴에 매립되는 비트라인(95, 96)을 동시에 형성한다.
전술한 제8 실시예는, 비트라인콘택스페이서가 주변영역과 셀영역에서 동시에 형성함에 따라 발생되던 주변영역에서의 병목(bottle neck) 현상을 억제하기 위해 주변영역에서는 비트라인콘택 스페이서를 형성하지 않고, 셀영역만 비트라인콘택스페이서를 형성하므로써 셀효율(cell efficiency)을 높인다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 셀영역과 주변영역에서 비트라인과 비트라인콘택을 각각 분리하여 형성하므로 비트라인과 비트라인콘택간 오버레이를 향상시킬 수 있는 효과가 있다.
그리고, 마스크를 이용한 식각공정이 아닌 절연막을 식각하여 제공된 듀얼 다마신 패턴내에 비트라인을 형성하므로 제조 공정이 용이해지는 효과가 있다.
그리고, 절연막을 식각하여 제공하는 듀얼 다마신 패턴내에 비트라인을 형성하므로 비트라인의 프로파일을 개선시킬 수 있고, 이에 따라 비트라인의 시트저항을 개선시켜 소자의 동작 속도를 향상시킬 수 있는 효과가 있다.
그리고, 비트라인의 무너짐을 방지하여 소자의 수율을 증대시킬 수 있는 효과가 있다.
그리고, 비트라인콘택 형성시 스토리지노드콘택플러그를 동시에 형성하므로 공정을 단순화시킬 수 있고, 비트라인으로 이용된 금속물질을 스토리지노드콘택플러그로 이용하므로 스토리지노드콘택플러그의 저항을 감소시켜 셀트랜지스터의 전류구동력을 향상시킬 수 있는 효과가 있다.
그리고, 후속 금속배선 콘택공정시에 셀과 주변영역에 단차를 감소시킬 수 있는 효과가 있다.

Claims (13)

  1. 반도체 기판상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 관통하여 상기 반도체기판에 연결되는 복수개의 플러그를 형성하는 단계;
    상기 복수개의 플러그 및 상기 제1 층간절연막상에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막을 식각하여 상기 복수개의 플러그중 일측 플러그 표면을 노출시키는 홀패턴과 상기 홀패턴을 노출시키는 라인패턴으로 이루어진 듀얼 다마신 패턴을 형성하는 단계; 및
    상기 듀얼 다마신 패턴내에 매립되는 비트라인을 형성하는 단계
    를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 듀얼 다마신 패턴을 형성하는 단계는,
    상기 일측 플러그 상부에 일정 두께를 남기는 타겟으로 상기 제2 층간절연막을 식각하여 상기 라인패턴을 형성하는 단계; 및
    상기 라인패턴의 바닥에 남아있는 상기 제2 층간절연막을 식각하여 상기 일측 플러그를 노출시키는 상기 홀패턴을 형성하는 단계
    를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 듀얼 다마신 패턴을 형성하는 단계는,
    상기 제2 층간절연막을 식각하여 상기 일측 플러그를 노출시키는 상기 홀패턴을 형성하는 단계; 및
    상기 홀패턴이 형성된 상기 제2 층간절연막을 더 식각하여 상기 홀패턴과 연결되면서 상기 홀패턴을 노출시키는 상기 라인패턴을 형성하는 단계
    를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 듀얼 다마신 패턴을 형성하는 단계는,
    상기 듀얼 다마신 패턴을 형성하는 단계는,
    상기 일측 플러그 상부에 일정 두께를 남기는 타겟으로 상기 제2 층간절연막을 식각하여 상기 라인패턴을 형성하는 단계;
    상기 라인패턴의 바닥에 남아있는 상기 제2 층간절연막을 식각하여 상기 일측 플러그를 노출시키는 비트라인용 홀패턴을 형성함과 동시에 상기 타측 플러그 를 노출시키도록 상기 제2 층간절연막을 식각하여 스토리지노드콘택플러그용 홀패턴을 형성하는 단계; 및
    상기 비트라인용 홀패턴과 상기 라인패턴에 매립되는 비트라인을 형성함과 동시에 상기 스토리지노드콘택플러그용 홀패턴내에 매립되는 스토리지노드콘택플러그를 형성하는 단계
    를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 홀과 라인으로 이루어진 듀얼 다마신 패턴을 형성하는 단계에서,
    상기 반도체 기판이 셀영역과 주변영역으로 구분되고, 상기 듀얼 다마신 패턴은 상기 셀영역과 상기 주변영역에 각각 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5 항에 있어서,
    상기 듀얼 다마신 패턴을 형성하는 단계는,
    상기 셀영역에 제1 듀얼 다마신 패턴을 형성하는 단계; 및
    상기 주변영역에 제2 듀얼 다마신 패턴을 형성하는 단계
    를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 5항에 있어서,
    상기 듀얼 다마신 패턴을 형성하는 단계는,
    상기 셀영역에 제1 라인패턴을 형성하는 단계;
    상기 주변영역에 제2 라인패턴을 형성하는 단계;
    상기 제1 라인패턴과 연결되는 제1 홀패턴을 형성하여 제1 듀얼 다마신 패턴을 제공하는 단계; 및
    상기 제2 라인패턴과 연결되는 제2 홀패턴을 형성하여 제2 듀얼 다마신 패턴을 제공하는 단계
    를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제5 항에 있어서,
    상기 듀얼 다마신 패턴을 형성하는 단계는,
    상기 셀영역에 제1 라인패턴을 형성함과 동시에 상기 주변영역에 제2 라인패턴을 형성하는 단계;
    상기 셀영역에 상기 제1 라인패턴과 연결되는 제1 홀패턴을 형성하여 제1 듀얼 다마신 패턴을 제공하는 단계; 및
    상기 주변영역에 상기 제2 라인패턴과 연결되는 제2 홀패턴을 형성하여 제2 듀얼 다마신 패턴을 제공하는 단계
    를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제5 항에 있어서,
    상기 듀얼 다마신 패턴을 형성하는 단계는,
    상기 셀영역에 제1 라인패턴을 형성함과 동시에 상기 주변영역에 제2 라인패턴을 형성하는 단계;
    상기 셀영역에 상기 제1 라인패턴과 연결되는 제1 홀패턴을 형성하여 제1 듀얼 다마신 패턴을 제공하는 단계;
    상기 제1 듀얼 다마신 패턴과 상기 제2 라인패턴 각각의 양측벽에 절연막 스페이서를 형성하는 단계; 및
    상기 측벽에 절연막 스페이서가 형성된 상기 제2 라인패턴과 연결되는 제2 홀패턴을 형성하여 제2 듀얼 다마신 패턴을 제공하는 단계
    를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1 항 내지 제 9항 중 어느 한 항에 있어서,
    상기 비트라인을 형성하는 단계는,
    화학적기계적연마를 통해 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  11. 셀영역과 주변영역이 정의된 반도체 기판상에 제1 층간절연막을 형성하는 단계;
    상기 셀영역에 상기 제1 층간절연막을 관통하여 상기 반도체기판에 연결되는 복수개의 플러그를 형성하는 단계;
    상기 복수개의 플러그 및 상기 제1 층간절연막상에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막을 식각하여 상기 셀영역에 상기 복수개의 플러그중 일측 플러그 표면을 노출시키는 듀얼 다마신 패턴을 형성하는 단계;
    상기 제2 층간절연막을 식각하여 상기 주변영역에 상기 반도체 기판을 노출시키는 제1 홀패턴을 형성하는 단계;
    상기 셀영역에 상기 듀얼 다마신 패턴에 매립되는 제1 비트라인을 형성하는 단계; 및
    상기 주변영역에 상기 홀패턴에 매립되는 콘택부와 상기 콘택부에 연결되면서 상기 제1 비트라인과 단차를 갖는 제2 비트라인을 형성하는 단계
    를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제11 항에 있어서,
    상기 셀영역에 듀얼 다마신 패턴을 형성하는 단계는,
    상기 복수개의 플러그중 일측 플러그 상부에 일정 두께를 남기는 타겟으로 상기 제2 층간절연막을 부분 식각하여 상기 셀영역에 라인패턴을 형성하는 단계; 및
    상기 제1 라인패턴 하부의 상기 제2 층간절연막을 더 식각하여 상기 일측 플러그 표면을 노출시키면서 상기 라인패턴과 연결되는 제2 홀패턴을 형성하는 단계
    를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제11 항에 있어서,
    상기 제1 비트라인 및 상기 제2 비트라인을 형성하는 단계는,
    상기 듀얼 다마신 패턴과 상기 제1 홀패턴을 포함한 상기 제2 층간절연막상에 비트라인용 도전막과 하드마스크를 차례로 형성하는 단계;
    상기 하드마스크상에 상기 주변영역은 덮고 상기 셀영역은 오픈시키는 셀오픈마스크를 형성하는 단계;
    상기 셀오픈마스크에 의해 노출된 상기 셀영역의 상기 하드마스크 및 상기 비트라인용 도전막을 식각하여 상기 듀얼 다마신 패턴내에 매립되는 상기 제1 비트라인을 형성하는 단계;
    상기 셀오픈마스크를 제거하는 단계;
    상기 제1 비트라인 형성후 상기 주변영역에 잔류하는 상기 하드마스크와 상기 비트라인용 도전막을 식각하여 상기 제2 비트라인을 형성하는 단계; 및
    상기 제2 비트라인의 양측벽에 접하는 스페이서를 형성하는 단계
    를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
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