KR101133713B1 - 매립비트라인을 구비한 반도체 장치 및 그 제조 방법 - Google Patents

매립비트라인을 구비한 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 접합누설 및 매립비트라인간의 누설전류를 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치는 기판; 상기 기판 상에서 트렌치에 의해 서로 분리되며 접합을 포함하는 복수의 활성영역; 상기 활성영역과 기판 사이에 형성된 분리막패턴; 상기 활성영역의 어느 하나의 측벽 일부에 연결되는 측벽콘택; 및 상기 트렌치를 일부 매립하며 상기 측벽콘택에 연결된 매립비트라인을 포함하며, 상술한 본 발명은 활성영역의 아래에 분리막패턴을 형성하므로써 이웃하는 접합간의 접합누설을 방지할 수 있는 효과가 있다. 아울러, 분리막패턴에 의해 이웃하는 매립비트라인간의 누설전류도 방지할 수 있는 효과가 있다.

Description

매립비트라인을 구비한 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH BURIED BITLINE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치에 관한 것으로, 특히 매립비트라인을 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
DRAM은 고집적화에 대응하여 4F2(F: Minimum feature size) 구조의 셀을 구현하고자 하고 있다. 4F2 셀을 구현한다면 8F2 및 6F2의 셀구조보다 넷다이(net die)를 더욱 증가시킬 수 있다.
4F2 셀은 수직트랜지스터(Vertical transistor)를 포함한다. 수직트랜지스터는 수직채널(Vertical channel)을 갖는 트랜지스터이다.
도 1은 종래기술에 따른 수직채널을 구비한 반도체 장치를 도시한 도면이다. A-A' 방향은 매립비트라인과 교차하는 방향이고, B-B' 방향은 매립비트라인과 나란한 방향이다.
도 1을 참조하면, 기판(11) 상에 복수의 활성영역(12)이 형성된다. 각각의 활성영역(12)은 트렌치(Trench, 19)에 의해 서로 분리된다. 트렌치(19) 내부에 매립비트라인(Buried bitline, 101)이 형성된다. 매립비트라인(101)은 금속막(13A)과 배리어메탈(13B)을 포함한다. 활성영역(12) 내에는 드레인영역(Drain region)에 대응하는 제1접합(Junction, 12B)과 소스영역(Source region)에 대응하는 제2접합(12A)이 형성된다. 활성영역(12)의 양쪽 측벽에는 수직게이트(Vertical gate, 15)가 형성된다. 매립비트라인(101)과 제1접합(12B)은 측벽콘택(Side contact, 14)을 통해 전기적으로 연결된다. 수직게이트(15)와 활성영역(12) 사이에 게이트절연막(16)이 형성된다. 매립비트라인(101)과 트렌치(19) 사이에는 라이너막(Liner layer, 18)이 형성된다. 수직게이트(15) 상부에는 스페이서(17)가 형성된다.
도 1의 반도체장치는 제2접합(12A)과 제1접합(12B) 사이에 수직채널(Vertical channel, VC)이 형성된다. 매립비트라인(101)은 저항 감소를 위해 금속막(13A)을 포함한다. 이에 따라 측벽콘택(14)을 구비한다.
종래기술은 활성영역(12) 사이의 간격(Space)이 좁기 때문에 이웃하는 셀의 거리가 가까워진다. 이에 따라, 이웃하는 제1접합(12B) 사이의 거리가 가까워져 접합누설(Junction Leakage; 도면부호 'L' 참조)이 증가하는 문제가 있다. 또한, 이웃하는 매립비트라인(101) 사이의 거리가 가까워져 누설전류가 증가하는 문제가 있다.
이와 같이 접합누설(L) 및 누설전류가 증가하면 반도체 장치의 신뢰성이 저하된다.
본 발명은 접합누설 및 매립비트라인간의 누설전류를 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는 기판; 상기 기판 상에서 트렌치에 의해 서로 분리되며 접합을 포함하는 복수의 활성영역; 상기 활성영역과 기판 사이에 형성된 분리막패턴; 상기 활성영역의 어느 하나의 측벽 일부에 연결되는 측벽콘택; 및 상기 트렌치를 일부 매립하며 상기 측벽콘택에 연결된 매립비트라인을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 기판; 상기 기판 상에서 트렌치에 의해 서로 분리되며, 제1방향으로 연장된 활성바디와 상기 활성바디 상에서 일정 간격을 갖고 형성된 복수의 활성필라를 구비하는 복수의 활성영역; 상기 활성바디와 기판 사이에 형성되며 상기 제1방향으로 연장된 분리막패턴; 상기 활성바디의 어느 하나의 측벽 일부에 연결되는 측벽콘택; 상기 트렌치를 일부 매립하며 상기 측벽콘택에 연결된 매립비트라인; 및 상기 활성필라의 외벽에 형성되며 제2방향으로 연장된 수직게이트를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체 장치 제조 방법은 기판 상에 희생막패턴을 형성하는 단계; 상기 희생막패턴 상에 트렌치에 의해 분리되며 접합을 포함하는 복수의 활성영역을 형성하는 단계; 상기 희생막패턴을 선택적으로 제거하여 개구를 형성하는 단계; 및 상기 개구를 갭필하면서 상기 활성영역의 표면을 덮는 분리막을 형성하는 단계를 포함하고, 상기 분리막을 형성하는 단계 이후에 상기 활성영역의 어느 하나의 측벽 일부에 연결되는 측벽콘택을 형성하는 단계; 상기 트렌치를 일부 매립하여 상기 측벽콘택과 연결되는 매립비트라인을 형성하는 단계; 상기 활성영역을 패터닝하여 활성필라를 형성하는 단계; 및 상기 활성필라의 외벽에 수직게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치 제조 방법은 기판 상에 분리막패턴을 형성하는 단계; 상기 분리막패턴을 포함한 기판 상에 도전막을 형성하는 단계; 상기 도전막과 기판을 식각하여 트렌치에 의해 서로 분리되는 복수의 활성영역을 형성하는 단계; 상기 활성영역의 어느 하나의 측벽 일부에 연결되는 측벽콘택을 형성하는 단계; 및 상기 트렌치를 일부 매립하여 상기 측벽콘택과 연결되는 매립비트라인을 형성하는 단계를 포함하고, 상기 매립비트라인을 형성하는 단계 이후에 상기 활성영역을 패터닝하여 활성필라를 형성하는 단계; 및 상기 활성필라의 외벽에 상기 매립비트라인과 교차하는 방향으로 연장된 수직게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상술한 본 발명은 활성영역의 아래에 분리막패턴을 형성하므로써 이웃하는 접합간의 접합누설을 방지할 수 있는 효과가 있다.
아울러, 분리막패턴에 의해 이웃하는 매립비트라인간의 누설전류도 방지할 수 있는 효과가 있다.
또한, 본 발명은 분리막패턴을 적용함 따라 매립비트라인의 높이를 증가시킬 수 있는 마진을 확보할 수 있으므로, 매립비트라인의 저항을 낮출 수 있다.
결국, 접합누설 방지, 매립비트라인의 저항 감소 및 매립비트라인간의 누설전류를 최소화하므로써 DRAM의 센싱마진(sensing margin)을 확보할 수 있다.
도 1은 종래기술에 따른 매립비트라인을 구비한 반도체 장치를 도시한 도면이다.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 매립비트라인을 구비한 반도체 장치를 도시한 평면도 및 단면도.
도 2c는 본 발명의 제1실시예에 따른 매립비트라인과 분리막패턴의 상세도.
도 3a 내지 도 3n는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 도시한 공정 단면도.
도 4a는 본 발명의 제2실시예에 따른 매립비트라인을 구비한 반도체장치를 도시한 단면도.
도 4b는 본 발명의 제2실시예에 따른 매립비트라인과 분리막패턴의 상세도.
도 4는 본 발명의 제1실시예에 따른 매립비트라인을 구비한 반도체 장치를 도시한 도면.
도 5a 내지 도 5j는 본 발명의 제2실시예에 따른 반도체 장치 제조 방법을 도시한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 제1실시예에 따른 매립비트라인을 구비한 반도체 장치를 도시한 평면도이다. 도 2b는 도 2a의 A-A'선 및 B-B'선에 따른 단면도이다. 도 2c는 제1실시예에 따른 매립비트라인과 분리막패턴의 상세도이다.
도 2a 내지 도 2c를 참조하면, 기판(21A) 상에 트렌치(29)에 의해 서로 분리되는 복수의 활성영역(202)이 형성된다. 활성영역(202)은 활성바디(25B)와 활성필라(25C)를 포함한다. 활성바디(25B)는 제1방향(Y축 방향)으로 연장된 라인형태를 갖는다. 활성필라(25C)는 활성바디(25B) 상에서 일정 간격을 갖고 수직방향으로 연장되어 복수개가 형성된다. 기판(21A)은 실리콘 기판을 포함한다. 활성영역(202)은 에피택셜성장법을 이용한 실리콘막을 포함한다.
활성영역(202)은 드레인영역에 대응하는 제1접합(26B)과 소스영역에 대응하는 제2접합(27B)이 형성되어 있다. 제1접합(26B)은 활성영역(202)의 활성바디(25B)에 형성되고, 제2접합(27B)은 활성영역(202)의 활성필라(25C)에 형성된다. 제1접합(26B)과 제2접합(27B)은 수직방향으로 일정 거리를 두고 형성된다. 이에 따라, 제1접합(26B)과 제2접합(27B) 사이에 수직채널(VC)이 형성된다.
각각의 활성영역(202)은 트렌치(29)에 의해 서로 분리된다. 트렌치(29) 내부에 매립비트라인(201)이 형성된다. 매립비트라인(201)은 금속막(35A)과 배리어메탈(33A)을 포함한다. 금속막(35A)은 텅스텐막을 포함하고, 배리어메탈(33A)은 티타늄막과 티타늄질화막의 순서로 적층된다. 이와 같이, 매립비트라인(201)이 금속막(35A)을 포함하므로 저항이 낮아진다. 매립비트라인(201)은 활성영역(202), 특히 활성바디(25B)와 나란하게 형성된다. 즉, 제1방향(Y축 방향)으로 연장된 라인이다.
활성영역(202)의 외벽에 제2방향(X축 방향)으로 연장된 수직게이트(203)가 형성된다. 수직게이트(203)는 활성필라(25C)의 측벽에 형성된다. 수직게이트(203)와 활성영역(202) 사이에 게이트절연막(39)이 형성된다. 수직게이트(203)는 폴리실리콘막 또는 금속막을 포함한다. 게이트절연막(39)은 실리콘산화막을 포함한다.
매립비트라인(201)과 제1접합(26B)은 측벽콘택(34)을 통해 전기적으로 연결된다. 측벽콘택(34)은 활성바디(25B)의 어느 하나의 측벽(One sidewall) 일부에 연결된다. 이에 따라 측벽콘택(34)은 OSC(One-Side-Contact)가 된다. 측벽콘택(34)은 실리사이드막을 포함한다. 실리사이드막은 제1접합(26B)과 매립비트라인(201)간의 오믹성콘택(Ohmic like contact)을 제공한다. 측벽콘택(34)은 활성바디(25B) 및 매립비트라인(201)과 나란하게 형성된다.
활성영역(202)과 기판(21A) 사이에 분리막패턴(31B)이 형성된다. 분리막패턴(31B)은 활성영역(202)의 양쪽 측벽과 트렌치(29)의 표면 상에도 형성된다. 단, 측벽콘택(34)이 형성된 부분은 식각에 의해 제거되어 있다. 분리막패턴(31B)은 산화막, 질화막 또는 산화질화막 중 어느 하나를 포함한다. 또한, 분리막패턴(31B)은 산화막과 질화막의 순서로 적층된다. 분리막패턴(31B)은 적어도 활성필라(25C)에 대응하는 크기 및 면적을 갖는다. A-A' 선에서 도시되고 있지는 않으나, 분리막패턴(31B)은 활성영역(202)의 아래에 형성된다.
매립비트라인(201)과 수직게이트(203)는 수직방향으로 교차한다. 매립비트라인(201)과 수직게이트(203) 사이에 제1층간절연막(36)이 형성된다. 제1층간절연막(36)은 산화막을 포함한다. 제1층간절연막(36) 상에는 제2층간절연막(37A)이 형성된다. 수직게이트(203) 상부에는 스페이서(41)가 형성된다.
상술한 바와 같이, 제1실시예에 따른 반도체장치는 제1접합(26B)의 아래에 분리막패턴(31B)을 구비한다. 분리막패턴(31B)은 제2방향(X축 방향)으로 이웃하는 셀의 제1접합(26B)간의 접합누설을 방지한다. 또한, 분리막패턴(31B)은 제2방향으로 이웃하는 매립비트라인(201) 사이의 누설전류를 최소화한다.
도 3a 내지 도 3n는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(21) 상에 희생막(22)을 형성한다. 기판(21)은 실리콘기판을 포함하며, 희생막(22)은 에피택셜막(Epitaxial layer)을 포함한다. 희생막(22)은 실리콘저마늄막(SiGe)을 포함한다. 실리콘저마늄막(SiGe)은 에피택셜성장법(Epitaxial growth)을 이용하여 성장시킨다. 희생막(22)으로 사용된 실리콘저마늄막은 후속 공정에서 선택적 식각 및 실리콘에피택셜막 성장을 위하여 실리콘(Si)과 저마늄(Ge)의 비율이 조절된다. 바람직하게, 실리콘(Si)과 저마늄(Ge)의 비율은 0.8:0.2의 조성비를 갖는다.
희생막(22) 상에 제1도전막(23)을 형성한다. 제1도전막(23)은 에피택셜막을 포함한다. 제1도전막(23)은 실리콘에피택셜막(Silicon epitaxial layer)을 포함한다. 실리콘에피택셜막은 에피택셜성장법(Epitaxial growth)을 이용하여 성장시킨다.
도 3b에 도시된 바와 같이, 제1도전막(23) 상에 제1감광막패턴(24)을 형성한다. 제1감광막패턴(24)은 어느 한 방향(A-A')으로 연장된 라인패턴이다.
제1감광막패턴(24)을 식각장벽으로 제1도전막(23)과 희생막(22)을 순차적으로 식각한다. 이에 따라, 희생막패턴(22A)과 제1도전막패턴(23A)이 형성된다. 제1도전막패턴(23A)과 희생막패턴(22A)은 라인패턴(Line pattern)이다. 예를 들어, 제1도전막패턴(23A)과 희생막패턴(22A)은 어느 한 방향으로 연장된 라인패턴이다. 여기서, 어느 한 방향은 '제1방향'이라고 약칭한다.
제1도전막(23)과 희생막(22)이 제거된 부분은 홀패턴 또는 라인패턴일 수 있다. 라인패턴을 형성할 경우, 후속 트렌치 형성시 분리를 시키주기 때문에 홀패턴을 이용하는 것과 동일한 결과를 확보 할 수 있으며, 공정 난이도 측면에서는 라인패터닝이 유리하다.
도 3c에 도시된 바와 같이, 제1감광막패턴(24)을 스트립한다.
제2도전막(25)을 형성한다. 제2도전막(25)은 에피택셜막을 포함한다. 제2도전막(25)은 실리콘에피택셜막(Silicon epitaxial layer)을 포함한다. 실리콘에피택셜막은 기판(21) 상에서 에피택셜성장법(Epitaxial growth)을 이용하여 성장시킨다.
제2도전막(25)을 성장시킬 때 인(Phosphorous; P) 등의 N형 도펀트(N type impurity)를 인시튜로 도핑(Insitu doping)시킨다. 이에 따라, 제2도전막(25) 형성시 드레인영역이 되는 제1접합(26)과 소스영역이 되는 제2접합(27)을 형성할 수 있다. 통상적으로 실리콘에피택셜막을 형성하기 위한 에피택셜성장 공정이 700℃ 이상의 고온에서 진행되기 때문에 별도의 어닐 과정없이 제1접합(26)과 제2접합(27)을 용이하게 형성할 수 있다. 예를 들어, 실리콘에피택셜막을 성장시킬 때 성장초기에는 도펀트소스를 차단하여 증착하고, 이후 일정두께부터는 PH3 등의 도펀트소스를 흘려주어 제1접합(26)을 형성한다. 이후, 일정 두께에 다시 도펀트소스를 차단한 후에 제2접합(27)을 형성할 수 있는 성장 후기에서 다시 PH3 등의 도펀트소스를 흘려준다. 에피택셜성장 공정이 고온이므로 제1접합(26)에 도핑된 도펀트는 제1도전막패턴(23A)까지 확산되어 형성된다. 제1도전막패턴(23A)과 제2도전막(25)은 모두 실리콘에피택셜막이므로 동일 물질이라 볼 수 있다. 이에 따라, 설명의 편의상 제1도전막패턴(23A)은 제2도전막(25)의 제1접합(26)에 포함된다라고 가정한다. 이후 도 3d부터는 제1도전막패턴의 도면부호를 생략하기로 한다. 따라서, 제1도전막패턴을 형성하지 않고 희생막패턴만을 형성한 이후에 바로 제2도전막을 형성할 수도 있다. 제1접합(26)과 제2접합(27)은 도펀트가 인(P)을 포함하므로, N형 접합(N type junction)이 된다. 제1접합(26)과 제2접합(27)의 도펀트농도는 1×1019～1×1022atoms/cm3을 포함한다.
도 3d에 도시된 바와 같이, 제2도전막(25) 상에 제2감광막패턴(28)을 형성한다. 제2감광막패턴(28)은 어느 한 방향(B-B')으로 연장된 라인패턴이다. 특히, 도 3b에서 사용된 제1감광막패턴(24)과는 수직방향으로 교차한다. 여기서, B-B' 방향은 제2방향이라 약칭하기로 한다.
제2감광막패턴(28)을 식각장벽으로 하여 제2도전막(25)과 희생막패턴(22A)을 순차적으로 식각한다. 계속해서, 기판(21)을 일정 깊이 식각하여 트렌치(29)를 형성한다.
이에 따라 복수의 제2도전막패턴(25A)이 형성된다. 제2도전막패턴(25A)은 라인패턴이다. 제2도전막패턴(25A)은 제2방향으로 연장된 라인패턴이며, 제2도전막패턴(25A) 아래에는 서로 분리되는 희생막패턴(22B)이 형성된다. 제1접합(26)과 제2접합(27)도 식각됨에 따라 제2도전막패턴(25A)은 제1접합(26A)과 제2접합(27A)을 포함한다.
제2도전막패턴(25A)은 활성영역이 된다. 활성영역이 되는 제2도전막패턴(25A)은 제1측벽(First sidewall, S1)과 제2측벽(Second sidewall, S2)을 갖는 필라(Pillar)가 된다. 이하, 제2도전막패턴(25A)을 '활성영역(25A)'이라 한다. 활성영역(25A)의 내부에는 제1접합(First junction, 26A)과 제2접합(Second junction, 27A)이 수직방향으로 일정 거리를 두고 형성된다. 여기서, 제1접합(26A)과 제2접합(27A) 사이의 거리는 채널길이(Channel length)가 된다.
트렌치(29) 형성후에 기판(21)은 도면부호 '21A'가 된다. 트렌치(29)는 활성영역(25A)들을 서로 분리시킨다.
도 3e에 도시된 바와 같이, 제2감광막패턴(28)을 스트립한다.
희생막패턴(22B)을 선택적으로 제거한다. 희생막패턴(22B)은 습식식각을 이용하여 제거된다. 활성영역(25A)이 실리콘에피택셜막이고, 희생막패턴(22B)이 실리콘저마늄막이므로, 실리콘에피택셜막과 실리콘저마늄간의 선택비를 이용한다. 이에 따라, 활성영역(25A)의 어택없이 희생막패턴(22B)을 선택적으로 제거할 수 있다. 예를 들어, 희생막패턴(22B)을 선택적으로 제거할 때, 질산(HNO3), 불산(HF), 아세트산(CH3COOH) 및 물(H2O)을 혼합한 용액을 사용한다. 질산 70%, 불산은 49%, 아세트산은 99.9%이고, 이들의 함량비는 40:1:2:57의 혼합 용액과 H2O를 적절히 혼합한 용액을 사용한다. 이와 같은 혼합용액을 사용하면 실리콘에피택셜막(Si epitaxial layer)을 손상시키지 않고 실리콘저마늄막(SiGe layer)을 제거할 수 있다.
이와 같이 희생막패턴(22B)을 제거하면, 활성영역(25A)과 기판(21A) 사이에 개구(opening, 30)가 형성된다.
도 3f에 도시된 바와 같이, 개구(30)를 갭필하는 분리막(31)을 형성한다. 분리막(31)은 활성영역(25A)의 표면 상에 형성된다. 아울러, 분리막(31)은 트렌치(29)의 표면 상에도 형성된다. 분리막(31)은 절연막을 포함한다. 예를 들어, 분리막(31)은 산화막(Oxide), 질화막(Nitride) 또는 산화질화막(Oxynitride) 중 어느 하나를 포함한다. 또한, 분리막(31)은 산화막과 질화막을 순차적으로 형성할 수도 있다.
상술한 분리막(31)은 이웃하는 제1접합(26A)간의 접합누설을 방지하는 역할을 한다.
도 3g에 도시된 바와 같이, 활성영역(25A)의 어느 하나의 측벽 일부(32)를 노출시키는 공정을 진행한다. 활성영역(25A)의 어느 하나의 측벽 일부(32)를 노출시키기 위해 분리막(31)의 일부가 식각된다. 이에 따라, 식각된 분리막, 즉 분리막패턴(31A)은 활성영역(25A)의 어느 하나의 측벽 일부(32)를 노출시키면서 잔류한다. 측벽 일부(32)는 라인 형태를 포함한다. 활성영역(25A)의 어느 하나의 측벽은 도 3d에 도시된 제1측벽(S1)을 포함한다.
도 3h에 도시된 바와 같이, 배리어메탈(Barrier metal, 33)을 형성한 후 어닐을 진행하여 측벽콘택(Side contact, 34)을 형성한다. 배리어메탈(33)은 티타늄막(Ti)과 티타늄질화막(TiN)을 적층하여 형성한다. 따라서, 측벽콘택(34)은 티타늄실리사이드막(Ti-Silicide)을 포함할 수 있다. 측벽콘택(34)은 티타늄실리사이드외 니켈실리사이드와 같은 금속실리사이드를 포함할 수 있다.
측벽콘택(34)은 활성영역(25A)의 어느 하나의 측벽 일부에만 연결되는 구조이다. 측벽콘택(34)은 라인 형태를 포함한다. 이와 같이, 활성영역(25A)의 어느 하나의 측벽 일부에 연결되는 측벽콘택(34)을 OSC(One-Side-Contact)라 한다.
도 3i에 도시된 바와 같이, 배리어메탈(33) 상에 트렌치(29)를 매립하도록 금속막(35)을 형성한다. 금속막(35)은 텅스텐막(W) 등을 포함한다.
도 3j에 도시된 바와 같이, 금속막(35)에 대해 화학적기계적연마(CMP) 및 에치백을 순차적으로 진행한다. 화학적기계적연마 및 에치백을 진행할 때 배리어메탈(33)도 동시에 제거된다. 이에 따라, 측벽콘택(34)을 통해 제1접합(26A)에 전기적으로 연결되는 매립비트라인(201)이 형성된다. 매립비트라인(201)은 금속막(35A)과 배리어메탈(33A)을 포함한다. 매립비트라인(201)은 활성영역(25A)과 나란히 배열된다.
매립비트라인(201)의 높이가 측벽콘택(34)의 높이까지 조절되므로 매립비트라인(201)은 적어도 트렌치(29)를 일부 매립하는 높이가 될 수 있다. 매립비트라인(201) 중 제1접합(26A)에 연결되는 부분을 제외한 나머지 부분은 분리막(31A)에 의해 기판(21A)과 절연된다.
위와 같이, 매립비트라인(201)이 금속막(35A)으로 형성되므로 저항이 낮다.
도 3k에 도시된 바와 같이, 매립비트라인(201) 상부에 제1층간절연막(36)을 형성한다. 제1층간절연막(36)은 산화막을 포함한다. 제1층간절연막(36)은 매립비트라인(201) 상부를 일부 갭필하도록 증착한 후에 화학적기계적연마 및 에치백을 순차적으로 진행하여 형성된다.
이어서, 제1층간절연막(36) 상에 제2층간절연막(37)을 갭필한다.
도 3l에 도시된 바와 같이, 매립비트라인(201)과 교차하는 방향으로 패터닝된 제3감광막패턴(38)을 형성한다.
제3감광막패턴(38)을 식각장벽으로 하여 제2층간절연막(37), 제1층간절연막 (36), 분리막패턴(31A) 및 활성영역(25A)을 동시에 식각한다. 이에 따라, 기둥 모양의 활성필라(25C)가 형성되며, 활성필라(25C) 아래에는 활성바디(25B)가 형성된다. 활성바디(25B)와 활성필라(25C)를 포함하는 활성영역을 도면부호 '202'라 한다.활성영역분리막패턴은 도면부호 '31B'와 같이 잔류한다. 제1층간절연막과 제2층간절연막은 각각 도면부호 36A, 37A와 같이 잔류한다. 활성영역(25A)을 식각하므로, 제1접합과 제2접합은 각각 도면부호 '26B' 및 '27B'와 같이 잔류한다.
도 3m에 도시된 바와 같이, 제3감광막패턴(38)을 스트립한 후에, 활성필라(25C) 및 활성바디(25B)의 표면에 게이트절연막(39)을 형성한다.
이어서, 게이트절연막(39) 상에 활성필라(25C) 사이를 갭필하는 워드라인도전막(40)을 형성한다. 워드라인도전막(40)은 폴리실리콘막 또는 금속막을 포함한다. 이어서, 워드라인도전막을 선택적으로 에치백한다. 에치백된 워드라인도전막은 도면부호 40A가 된다.
도 3n에 도시된 바와 같이, 스페이서(41)를 이용하여 워드라인도전막(40A)을 식각한다. 이에 따라, 수직게이트(203)가 형성된다. 수직게이트(203)는 매립비트라인(201)과 수직방향으로 교차한다. 스페이서(41)는 질화막을 전면에 증착한 후 에치백하여 형성한다.
수직게이트(203)와 매립비트라인(201)은 제1층간절연막(36A)에 의해 절연된다.
상술한 수직게이트(203)에 의해 제1접합(26B)과 제2접합(27B) 사이에 수직채널(VC)이 형성된다.
도 4a는 본 발명의 제2실시예에 따른 매리비트라인을 구비한 반도체 장치를 도시한 단면도이다. A-A' 및 B-B'는 제1실시예와 동일한 절단면이다. 도 4b는 제2실시예에 따른 매립비트라인과 분리막패턴의 상세 평면도이다.
도 4a 및 도 4b를 참조하면, 기판(51A) 상에 트렌치(57)에 의해 서로 분리되는 복수의 활성영역(402)이 형성된다. 활성영역(402)은 활성바디(53B)와 활성필라(53C)를 포함한다. 활성바디(53B)는 제1방향(Y축 방향)으로 연장된 라인형태를 갖는다. 활성필라(53C)는 활성바디(53B) 상에서 일정 간격을 갖고 복수개가 형성된다. 기판(51A)은 실리콘기판을 포함한다. 활성영역(402)은 에피택셜성장법을 이용한 실리콘막을 포함한다.
활성영역(402)은 드레인영역에 대응하는 제1접합(54B)과 소스영역에 대응하는 제2접합(55B)이 형성되어 있다. 제1접합(54B)은 활성영역(402)의 활성바디(53B)에 형성되고, 제2접합(55B)은 활성영역(402)의 활성필라(53C)에 형성된다. 제1접합(54B)과 제2접합(55B)은 수직방향으로 일정 거리를 두고 형성된다. 이에 따라, 제1접합(54B)과 제2접합(55B) 사이에 수직채널(VC)이 형성된다.
각각의 활성영역(402)은 트렌치(57)에 의해 서로 분리된다. 트렌치(57) 내부에 매립비트라인(401)이 형성된다. 매립비트라인(401)은 금속막(62A)과 배리어메탈(60A)을 포함한다. 금속막(62A)은 텅스텐막을 포함하고, 배리어메탈(60A)은 티타늄막과 티타늄질화막의 순서로 적층된다. 이와 같이, 매립비트라인(401)이 금속막(62A)을 포함하므로 저항이 낮아진다. 매립비트라인(401)은 활성영역, 특히 활성바디(53B)와 나란하게 형성된다. 즉, 제1방향(Y축 방향)으로 연장된 라인이다.
활성영역(402)의 외벽에 수직게이트(403)가 형성된다. 수직게이트(403)는 활성필라(53C)의 측벽에 형성된다. 수직게이트(403)와 활성영역(402) 사이에 게이트절연막(65)이 형성된다. 수직게이트(403)는 폴리실리콘막 또는 금속막을 포함한다. 게이트절연막(65)은 실리콘산화막을 포함한다.
매립비트라인(401)과 제1접합(54B)은 측벽콘택(61)을 통해 전기적으로 연결된다. 측벽콘택(61)은 활성바디(53B)의 어느 하나의 측벽(One sidewall) 일부에 연결된다. 이에 따라 측벽콘택(61)은 OSC(One-Side-Contact)가 된다. 측벽콘택(61)은 실리사이드막을 포함한다. 실리사이드막은 제1접합(54B)과 매립비트라인(401)간의 오믹성콘택(Ohmic like contact)을 제공한다. 측벽콘택(61)은 활성바디(53B) 및 매립비트라인(401)과 나란하게 형성된다.
활성영역(402)과 기판(51A) 사이에 분리막패턴(52)이 형성된다. 분리막패턴(52)은 산화막, 질화막 또는 산화질화막 중 어느 하나를 포함한다. 또한, 분리막패턴(52)은 산화막과 질화막의 순서로 적층된다. 분리막패턴(52)은 활성바디(53B)에 대응하는 크기 및 면적을 갖는다.
매립비트라인(401)과 수직게이트(403)는 수직방향으로 교차한다. 수직게이트(403)는 제2방향(X축 방향)으로 연장된다. 매립비트라인(401)과 수직게이트(403) 사이에 제1층간절연막(63A)이 형성된다. 제1층간절연막(63A)은 산화막을 포함한다. 제1층간절연막(63A) 상에는 제2층간절연막(64A)이 형성된다. 수직게이트(403) 상부에는 스페이서(66)가 형성된다.
상술한 바와 같이, 제2실시예에 따른 반도체장치는 제1접합(54B)의 아래에 분리막패턴(52)을 구비한다. 분리막패턴(52)은 제2방향(X축 방향)으로 이웃하는 셀의 제1접합(54B)간의 접합누설을 방지한다. 또한, 분리막패턴(52)은 제2방향(X축 방향)으로 이웃하는 매립비트라인(401) 사이의 누설전류를 최소화한다. 분리막패턴(52)이 매립비트라인(401) 사이에서 라인형태로 형성됨에 따라 매립비트라인(401)간의 누설전류 방지 효과가 증대된다.
도 5a 내지 도 5j는 본 발명의 제2실시예에 따른 반도체 장치 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 실리콘기판 등의 기판(51) 상에 분리막패턴(52)을 형성한다. 분리막패턴(52)은 절연막을 포함한다. 예를 들어, 분리막패턴(52)은 산화막(Oxide), 질화막(Nitride) 또는 산화질화막(Oxynitride) 중 어느 하나를 포함한다. 또한, 분리막패턴(52)은 산화막과 질화막을 순차적으로 증착할 수도 있다.
상술한 분리막패턴(52)은 이웃하는 접합간의 접합누설을 방지하는 역할을 한다. 분리막패턴(52)은 제1방향(Y축 방향)으로 연장된 라인패턴이다.
이어서, 분리막패턴(52) 상에 도전막(53)을 형성한다. 도전막(53)은 에피택셜막을 포함한다. 도전막(53)은 실리콘에피택셜막(Silicon epitaxial layer)을 포함한다. 실리콘에피택셜막은 에피택셜성장법(Epitaxial growth)을 이용하여 성장시킨다. 예컨대, 기판(51) 상에 분리막패턴(52)을 덮도록 하여 실리콘에피택셜막을 성장시킨다.
도전막(53)을 성장시킬 때 인(Phosphorous; P) 등의 N형 도펀트(N type impurity)를 인시튜로 도핑(Insitu doping)시킨다. 이에 따라, 드레인영역이 되는 제1접합(54)과 소스영역이 되는 제2접합(55)을 형성할 수 있다. 통상적으로 실리콘에피택셜막을 형성하기 위한 에피택셜성장 공정이 700℃ 이상의 고온에서 진행되기 때문에 별도의 어닐 과정없이 제1접합(54)과 제2접합(55)을 용이하게 형성할 수 있다. 예를 들어, 실리콘에피택셜막을 성장시킬 때 성장초기에는 도펀트소스를 흘려주지 않다가 두께가 증가할수록 PH3 등의 도펀트소스를 흘려주어 제1접합(54)을 형성한다. 이후, 일정 두께에 다시 도펀트소스를 차단한 후에 제2접합(55)을 형성할 수 있는 성장 후기에서 다시 PH3 등의 도펀트소스를 흘려준다. 에피택셜성장 공정이 고온이므로 제1접합(54)의 저면은 분리막패턴(52A)의 상부 표면까지 이른다. 제1접합(54)과 제2접합(55)은 도펀트가 인(P)을 포함하므로, N형 접합(N type junction)이 된다. 제1접합(54)과 제2접합(55)의 도펀트농도는 1×1019～1×1022atoms/cm3을 포함한다.
도 5b에 도시된 바와 같이, 도전막(53) 상에 제1감광막패턴(56)을 형성한다. 제2감광막패턴(56)은 어느 한 방향으로 연장된 라인패턴이다.
제1감광막패턴(56)을 식각장벽으로 도전막(53)을 식각한다. 이에 따라, 도전막패턴(53A)이 형성된다. 도전막패턴(53A)은 라인패턴(Line pattern)이다. 예를 들어, 도전막패턴(53A)은 어느 한 방향으로 연장된 라인패턴이다.
도전막패턴(53A)은 활성영역으로 기능한다. 도전막(53)을 식각하면 분리막패턴(52) 사이의 기판(51)이 노출된다. 도전막패턴(53A)은 제1측벽(S1)과 제2측벽(S2)을 갖는다.
계속해서, 제2감광막패턴(56)을 식각장벽으로 하여 도전막패턴(53A) 사이의 기판(51)을 일정 깊이 식각하여 트렌치(57)를 형성한다. 트렌치(57) 형성후에 기판은 도면부호 '51A'가 된다. 트렌치(57)는 도전막패턴(53A)들을 서로 분리시킨다.
이하, 설명의 편의상 도전막패턴(53A)을 '활성영역(53A)'이라 약칭한다. 활성영역(53A)은 제1접합(54A)과 제2접합(55A)을 포함한다.
도 5c에 도시된 바와 같이, 제1감광막패턴(56)을 스트립한다.
라이너막(Liner layer, 58)을 전면에 형성한다. 라이너막(58)은 활성영역(53A)의 표면 상에 형성된다. 아울러, 라이너막(58)은 트렌치(57)의 표면 상에도 형성된다. 라이너막(58)은 산화막, 질화막 또는 산화질화막 중 어느 하나를 포함한다. 또한, 라이너막(58)은 산화막과 질화막을 순차적으로 증착할 수도 있다.
도 5d에 도시된 바와 같이, 활성영역(53A)의 어느 하나의 측벽 일부(59)를 노출시키는 공정을 진행한다. 활성영역(53A)의 어느 하나의 측벽 일부(59)를 노출시키기 위해 라이너(58)의 일부가 식각된다. 이에 따라, 식각된 라이너막패턴(58A)은 활성영역(53A)의 어느 하나의 측벽 일부(59)를 노출시키면서 잔류한다. 측벽 일부(59)은 라인 형태를 포함한다. 활성영역(53A)의 어느 하나의 측벽은 도 5b에 도시된 제1측벽(S1)을 포함한다.
도 5e에 도시된 바와 같이, 배리어메탈(Barrier metal, 60)을 형성한 후 어닐을 진행하여 측벽콘택(Side contact, 61)을 형성한다. 배리어메탈(60)은 티타늄막(Ti)과 티타늄질화막(TiN)을 적층하여 형성한다. 따라서, 측벽콘택(61)은 티타늄실리사이드막(Ti-Silicide)을 포함할 수 있다. 측벽콘택(61)은 티타늄실리사이드외 니켈실리사이드와 같은 금속실리사이드를 포함할 수 있다.
측벽콘택(61)은 활성영역(53A)의 어느 하나의 측벽에만 연결되는 구조이다. 측벽콘택(61)은 라인 형태를 포함한다.
도 5f에 도시된 바와 같이, 배리어메탈(60) 상에 트렌치(57)를 매립하도록 금속막(62)을 증착한다. 금속막(62)은 텅스텐막(W)을 포함한다.
도 5g에 도시된 바와 같이, 금속막(62)에 대해 화학적기계적연마(CMP) 및 에치백을 순차적으로 진행한다. 화학적기계적연마 및 에치백을 진행할 때 배리어메탈(60)도 동시에 제거된다. 이에 따라, 측벽콘택(61)을 통해 제1접합(54A)에 전기적으로 연결되는 매립비트라인(401)이 형성된다. 매립비트라인(401)은 금속막(62A)과 배리어메탈(60A)을 포함한다. 매립비트라인(401)은 활성영역(53A)과 나란히 배열된다.
매립비트라인(401)의 높이가 측벽콘택(61)의 높이까지 조절되므로 매립비트라인(401)은 적어도 트렌치(57)를 매립하는 높이가 될 수 있다. 매립비트라인(401) 중 제1접합(54A)에 연결되는 부분을 제외한 나머지 부분은 라이너막패턴(58A)에 의해 기판(51A)과 절연된다.
위와 같이, 매립비트라인(401)이 금속막으로 형성되므로 저항이 낮다.
도 5h에 도시된 바와 같이, 매립비트라인(401) 상부에 제1층간절연막(63)을 형성한다. 제1층간절연막(63)은 산화막을 포함한다. 제1층간절연막(63)은 매립비트라인(401) 상부를 일부 갭필하도록 증착한 후에 화학적기계적연마 및 에치백을 순차적으로 진행하여 형성된다.
이어서, 제1층간절연막(63) 상에 제2층간절연막(64)을 갭필한다.
도 5i에 도시된 바와 같이, 매립비트라인(401)과 교차하는 방향으로 활성영역(53A)을 식각한다. 미도시된 감광막패턴을 식각장벽으로 하여 제2층간절연막(64), 제1층간절연막(63), 라이너막패턴(58A) 및 활성영역(53A)을 동시에 식각한다. 이에 따라, 기둥 모양의 활성필라(53C)가 형성되며, 활성필라(53C) 아래에는 활성바디(53B)가 형성된다. 라이너막패턴은 도면부호 '58B'와 같이 잔류한다. 제1층간절연막과 제2층간절연막은 각각 63A, 64A와 같이 잔류한다. 활성영역(53A)을 식각하므로, 제1접합과 제2접합은 각각 도면부호 '54B' 및 '55B'와 같이 잔류한다. 따라서, 활성영역(402)은 활성바디(53B)와 활성필라(53C)를 포함한다. 활성바디(53B)의 아래에는 분리막(52)이 여전히 잔류한다.
도 5j에 도시된 바와 같이, 활성필라(53C) 및 활성바디(53B)의 표면에 게이트절연막(65)을 형성한다.
이어서, 활성필라(53C) 측벽에 수직게이트(403)를 형성한다. 수직게이트(403)를 형성하는 방법은 제1실시예를 참조하기로 한다. 수직게이트(403)는 폴리실리콘막 또는 금속막을 포함한다. 수직게이트(403)는 스페이서(66)를 이용하여 형성한다. 수직게이트(403)는 매립비트라인(401)과 수직방향으로 교차한다. 스페이서(66)는 질화막을 전면에 증착한 후 에치백하여 형성할 수 있다.
수직게이트(403)와 매립비트라인(401)은 제1층간절연막(63A)에 의해 분리된다.
상술한 수직게이트(403)에 의해 제1접합(54B)과 제2접합(55B) 사이에 수직채널(VC)이 형성된다.
상술한 제1실시예 및 제2실시예에 따르면, 실리콘에피택셜막 성장시 제1접합과 제2접합을 동시에 형성하므로, 제조 공정의 난이도를 혁신적으로 개선할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21A : 기판 26B : 제1접합
27B : 제2접합 29 : 트렌치
31B : 분리막패턴 33A : 배리어메탈
34 : 측벽콘택 35A : 금속막
36A : 제1층간절연막 37A : 제2층간절연막
39 : 게이트절연막
201 : 매립비트라인 202 : 활성영역
203 : 수직게이트

Claims (31)

  1. 기판;
    상기 기판 상에서 트렌치에 의해 서로 분리되는 복수의 활성영역;
    상기 활성영역과 기판 사이에 형성된 분리막패턴;
    상기 활성영역의 어느 하나의 측벽 일부에 연결되는 측벽콘택; 및
    상기 트렌치를 일부 매립하며 상기 측벽콘택에 연결된 매립비트라인
    을 포함하는 반도체 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 분리막패턴은 절연막을 포함하는 반도체 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 분리막패턴은 산화막, 질화막 또는 산화막과 질화막의 적층막 중 어느 하나를 포함하는 반도체 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 활성영역은 라인형태의 활성바디와 상기 활성바디 상에서 일정 간격을 갖고 수직방향으로 연장된 복수개의 활성필라를 포함하는 반도체 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 분리막패턴은 상기 활성필라에 대응하여 복수개가 분리되어 형성된 반도체 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 활성바디에 상기 측벽콘택이 연결되고, 상기 측벽콘택은 상기 활성바디와 나란하게 형성된 반도체 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 활성영역은,
    상기 측벽콘택과 연결되는 제1접합과 상기 제1접합과 수직방향으로 일정 거리를 두고 형성된 제2접합을 포함하는 반도체 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1접합과 제2접합 사이에 수직채널을 형성하도록 상기 활성영역의 외벽에 형성된 수직게이트를 더 포함하는 반도체 장치.
  9. 기판;
    상기 기판 상에서 트렌치에 의해 서로 분리되며, 제1방향으로 연장된 활성바디와 상기 활성바디 상에서 일정 간격을 갖고 형성된 복수의 활성필라를 구비하는 복수의 활성영역;
    상기 활성바디와 기판 사이에 형성되며 상기 제1방향으로 연장된 분리막패턴;
    상기 활성바디의 어느 하나의 측벽 일부에 연결되는 측벽콘택;
    상기 트렌치를 일부 매립하며 상기 측벽콘택에 연결된 매립비트라인; 및
    상기 활성필라의 외벽에 형성되며 제2방향으로 연장된 수직게이트
    를 포함하는 반도체 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 분리막패턴은 절연막을 포함하는 반도체 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 분리막패턴은 산화막, 질화막 또는 산화막과 질화막의 적층막 중 어느 하나를 포함하는 반도체 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 측벽콘택은 상기 활성바디와 나란하게 형성된 반도체 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 활성영역은,
    상기 측벽콘택과 연결되는 제1접합과 상기 제1접합과 수직방향으로 일정 거리를 두고 형성된 제2접합을 포함하는 반도체 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 수직게이트와 매립비트라인의 절연을 위한 층간절연막을 더 포함하는 반도체 장치.
  15. 기판 상에 희생막패턴을 형성하는 단계;
    상기 희생막패턴 상에 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계;
    상기 희생막패턴을 선택적으로 제거하여 개구를 형성하는 단계; 및
    상기 개구를 갭필하면서 상기 활성영역의 표면을 덮는 분리막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 분리막을 형성하는 단계 이후에,
    상기 활성영역의 어느 하나의 측벽 일부에 연결되는 측벽콘택을 형성하는 단계;
    상기 트렌치를 일부 매립하여 상기 측벽콘택과 연결되는 매립비트라인을 형성하는 단계;
    상기 활성영역을 패터닝하여 활성필라를 형성하는 단계; 및
    상기 활성필라의 외벽에 수직게이트를 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 분리막을 형성하는 단계에서,
    상기 분리막은 절연막을 포함하는 반도체 장치 제조 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 분리막을 형성하는 단계는,
    산화막 또는 질화막을 단독으로 형성하거나, 또는 산화막과 질화막을 적층하여 형성하는 반도체 장치 제조 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 희생막패턴은 실리콘저마늄막으로 형성하고, 상기 활성영역은 실리콘막으로 형성하는 반도체 장치 제조 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 실리콘저마늄막은, 실리콘과 저마늄의 비율이 0.8:0.2의 조성비를 갖도록 하여 형성하는 반도체 장치 제조 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 실리콘저마늄막과 실리콘막은 에피택셜성장법을 통해 형성하는 반도체 장치 제조 방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서,
    상기 실리콘막의 에피택셜 성장시 도펀트를 주입하여 접합을 형성하는 반도체 장치 제조 방법.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 희생막패턴을 선택적으로 제거하는 단계는,
    습식식각으로 진행하는 반도체 장치 제조 방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 희생막패턴은 제1방향으로 연장된 형태로 형성하며, 상기 활성영역은 상기 제1방향과 수직교차하는 제2방향으로 연장된 형태로 형성하는 반도체 장치 제조 방법.
  25. 기판 상에 분리막패턴을 형성하는 단계;
    상기 분리막패턴을 포함한 기판 상에 도전막을 형성하는 단계;
    상기 도전막과 기판을 식각하여 트렌치에 의해 서로 분리되는 복수의 활성영역을 형성하는 단계;
    상기 활성영역의 어느 하나의 측벽 일부에 연결되는 측벽콘택을 형성하는 단계; 및
    상기 트렌치를 일부 매립하여 상기 측벽콘택과 연결되는 매립비트라인을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제25항에 있어서,
    상기 매립비트라인을 형성하는 단계 이후에,
    상기 활성영역을 패터닝하여 활성필라를 형성하는 단계; 및
    상기 활성필라의 외벽에 상기 매립비트라인과 교차하는 방향으로 연장된 수직게이트를 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제25항에 있어서,
    상기 분리막패턴을 형성하는 단계에서,
    상기 분리막패턴은 절연막을 포함하는 반도체 장치 제조 방법.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제25항에 있어서,
    상기 분리막패턴은,
    산화막 또는 질화막을 단독으로 형성하거나, 또는 산화막과 질화막을 적층하여 형성하는 반도체 장치 제조 방법.
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제25항에 있어서,
    상기 도전막은 실리콘막으로 형성하는 반도체 장치 제조 방법.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제29항에 있어서,
    상기 실리콘막은 에피택셜성장법을 통해 형성하는 반도체 장치 제조 방법.
  31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.
    제30항에 있어서,
    상기 실리콘막의 에피택셜 성장시 도펀트를 주입하여 접합을 형성하는 반도체 장치 제조 방법.
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KR20060126795A (ko) * 2004-03-11 2006-12-08 미크론 테크놀로지,인코포레이티드 매립된 비트라인을 갖는 반도체 구조물 및 상기 반도체구조물을 형성하기 위한 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040024685A (ko) * 2002-09-16 2004-03-22 주식회사 하이닉스반도체 매립형 비트라인을 구비한 반도체 소자의 제조 방법
KR20060126795A (ko) * 2004-03-11 2006-12-08 미크론 테크놀로지,인코포레이티드 매립된 비트라인을 갖는 반도체 구조물 및 상기 반도체구조물을 형성하기 위한 방법

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