KR20120057141A - 반도체장치의 측벽콘택 형성 방법 - Google Patents

반도체장치의 측벽콘택 형성 방법 Download PDF

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Abstract

본 발명은 측벽콘택을 원하는 깊이 및 위치에 용이하게 형성할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치의 표면 상에 라이너막을 형성하는 단계; 상기 라이너막 상에 상기 제1트렌치의 어느 하나의 측벽을 덮는 희생스페이서를 형성하는 단계; 상기 희생스페이서 및 라이너막을 식각배리어로 상기 제1트렌치 아래의 기판을 식각하여 제2트렌치를 형성하는 단계; 상기 제2트렌치의 표면에 보호막을 형성하는 단계; 상기 희생스페이서를 제거하는 단계; 및 상기 제2트렌치의 상부 측벽에 형성된 보호막을 선택적으로 제거하여 측벽콘택을 형성하는 단계를 포함하며, 상술한 본 발명은 이중 트렌치 공정 및 희생스페이서를 이용하므로써 측벽콘택의 깊이 및 위치를 균일하게 제어할 수 있으며, 또한, 측벽콘택의 변동을 줄여 공정 제어가 용이하므로 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체장치의 측벽콘택 형성 방법{METHOD FOR FORMING SIDE?CONTACT IN SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 반도체장치의 측벽콘택 형성 방법에 관한 것이다.
수직트랜지스터(Vertical Transistor) 구조의 셀(Cell)은 바디(Body)와 바디 상에 형성된 필라(Pillar)로 이루어진 활성영역(Active region), 매립비트라인(Buried Bitline; BBL) 및 수직게이트(Vertical gate; VG)를 포함하는 3차원 구조(3D structure)이다.
이웃하는 활성영역의 바디는 트렌치(Trench)에 의해 분리되며, 트렌치 내부에 매립비트라인(BBL)이 형성된다. 매립비트라인(BBL)은 바디의 어느 하나의 측벽과 전기적으로 연결된다. 매립비트라인 상부에 형성되는 수직게이트(VG)는 필라(Pillar)의 측벽에 형성되고, 필라 및 바디의 내부에는 소스(Source)와 드레인(Drain)이 형성된다. 수직게이트(VG)에 의해 소스와 드레인 사이에 수직방향의 채널(Channel)이 형성된다.
하나의 매립비트라인(BBL)에 하나의 셀이 구동하기 위해서는 OSC(One-Side-Contact) 공정이 필요하다. OSC 공정은 SSC(Single-Side-Contact) 공정이라고도 한다. 이하, OSC 공정을 '측벽콘택공정'이라 약칭하기로 한다. 측벽콘택 공정은 이웃하는 활성영역 중 어느 하나의 활성영역은 절연시키면서 다른 하나의 활성영역의 측벽 일부를 선택적으로 노출시키는 공정이다.
도 1은 종래기술에 따른 측벽콘택을 도시한 도면이다.
도 1을 참조하면, 하드마스크막(101)을 식각배리어로 기판(100)을 식각하여 트렌치(102)를 형성한다. 트렌치(102)에 의해 활성영역(103)이 형성되며, 활성영역(103)은 2개의 측벽을 갖는다. 활성영역(103)의 양 측벽을 덮는 절연막(104)을 형성한 후, 절연막(104)의 일부를 식각하여 활성영역(103)의 어느 하나의 측벽을 일부 노출시키는 측벽콘택(105)을 형성한다.
도 1에 도시된 바와 같이, 측벽콘택(105)은 활성영역(103)의 어느 하나의 측벽(a sidewall) 일부를 선택적으로 노출시켜야 한다. 어느 하나의 측벽 일부를 선택적으로 노출시키기 위한 마스크층으로서 폴리실리콘 등을 이용한다. 예컨대, 폴리실리콘을 형성한 후 틸트이온주입(Tilt implant)을 이용하여 이온주입영역 또는 비이온주입영역만 선택적으로 제거하여 남아있는 영역을 마스크층으로 사용한다.
그러나, 고집적 디자인룰을 적용하는 최근의 메모리장치에서는 활성영역(103)의 종횡비가 매우 크기 때문에 측벽콘택(105)을 형성하기 위한 공정이 매우 복잡하다. 특히, 폴리실리콘 형성 및 틸트이온주입만으로는 활성영역(103)의 어느 하나의 측벽을 원하는 깊이 및 위치에 노출시키기 어렵다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 측벽콘택을 원하는 깊이 및 위치에 용이하게 형성할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치의 표면 상에 라이너막을 형성하는 단계; 상기 라이너막 상에 상기 제1트렌치의 어느 하나의 측벽을 덮는 희생스페이서를 형성하는 단계; 상기 희생스페이서 및 라이너막을 식각배리어로 상기 제1트렌치 아래의 기판을 식각하여 제2트렌치를 형성하는 단계; 상기 제2트렌치의 표면에 보호막을 형성하는 단계; 상기 희생스페이서를 제거하는 단계; 및 상기 제2트렌치의 어느 하나의 상부 측벽에 형성된 보호막을 선택적으로 제거하여 측벽콘택을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 측벽콘택을 형성하는 단계는, 상기 희생스페이서가 제거된 전체 구조 상에 상기 제1 및 제2트렌치를 갭필하는 희생막을 형성하는 단계; 상기 희생막을 선택적으로 제거하여 상기 제2트렌치의 어느 하나의 상부 측벽을 노출시키는 단계; 및 상기 제2트렌치의 상부 측벽에 노출된 보호막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 한다. 상기 희생막을 형성하는 단계는, 제1희생막을 형성하는 단계; 및 상기 제1희생막 상에 상기 제1 및 제2트렌치를 갭필하는 제2희생막을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 제2트렌치의 어느 하나의 상부 측벽을 노출시키는 단계는, 상기 제2희생막을 일정 깊이 리세스시키는 단계; 및 상기 제1희생막을 스페이서식각하여 상기 제2트렌치의 상부 측벽에 형성된 보호막을 노출시키는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 이중 트렌치 공정 및 희생스페이서를 이용하므로써 측벽콘택의 깊이 및 위치를 균일하게 제어할 수 있으며, 또한, 측벽콘택의 변동을 줄여 공정 제어가 용이하므로 수율을 향상시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 측벽콘택을 도시한 도면이다.
도 2a 내지 도 2m은 본 발명의 실시예에 따른 반도체장치의 측벽콘택 형성 방법을 도시한 공정 단면도이다.
도 3은 본 발명의 실시예를 적용한 매립비트라인의 형성 방법을 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2m은 본 발명의 실시예에 따른 반도체장치의 측벽콘택 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판 등의 기판(11) 상에 하드마스크막패턴(12)을 형성한다. 기판(11)은 실리콘기판(Silicon substrate)을 포함한다. 하드마스크막패턴(12)은 산화막(Oxide) 또는 질화막(Nitride)을 포함하거나, 질화막과 산화막이 적층된 적층 구조일 수 있다. 예를 들어, 하드마스크질화막(HM Nitride)과 하드마스크산화막(HM Oxide)의 순서로 적층될 수 있다.
이어서, 하드마스크막패턴(12)은 라인-스페이스 형태(Line-Space type)로 패터닝된 감광막(도시 생략)을 이용하여 형성한다.
하드마스크막패턴(12)을 식각배리어로 하여 1차 트렌치 식각(Trench etch)을 진행한다. 즉, 하드마스크막패턴(12)을 식각배리어로 기판(11)을 일정 깊이 식각하여 기판(11)에 제1트렌치(13)를 형성한다.
제1트렌치(13)또한 하드마스크막패턴(12)에 의해 형성되므로 라인-스페이스 형태로 패터닝된다. 이에 따라, 제1트렌치(13)는 라인 형태이다.
1차 트렌치 식각은 비등방성식각(Anisotropic)을 이용한다. 기판(21)이 실리콘기판인 경우, 비등방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 이들 가스를 혼합하여 사용하는 플라즈마 건식식각(Plasma dry etch)을 이용할 수 있다.
도 2b에 도시된 바와 같이, 제1트렌치(13)를 포함한 전면에 제1라이너막(Liner layer, 14)을 형성한다. 제1라이너막(14)은 실리콘산화막 등의 산화막을 포함한다. 따라서, 제1라이너막(14)은 라이너산화막(Liner oxide)이라 일컫는다.
제1라이너막(14) 상에 제2라이너막(15)을 형성한다. 제2라이너막(15)은 실리콘질화막 등의 질화막을 포함한다. 따라서, 제2라이너막(15)은 라이너질화막(Liner nitride)이라 일컫는다.
제2라이너막(15)의 측벽을 덮는 희생스페이서(16)를 형성한다. 희생스페이서(16)는 금속질화막을 증착한 후 스페이서 식각을 실시하여 형성한다. 희생스페이서(16)는 티타늄질화막(TiN)을 포함한다. 희생스페이서(16)의 높이는 하드마스크막패턴(12)보다 낮게 할 수 있다. 예컨대, 스페이서식각이 에치백공정을 이용하는 경우, 희생스페이서(16)의 높이가 하드마스크막패턴(12)보다 낮게 식각량 및 식각시간을 조절한다.
도 2c에 도시된 바와 같이, 희생스페이서(16)를 포함한 전면에 제1트렌치(13)를 갭필하는 갭필막(17)을 형성한다. 갭필막(17)은 산화막을 포함하며, 특히, 스핀온절연막(Spin On Dielectric; SOD)을 이용하면 제1트렌치(13)를 보이드없이 갭필할 수 있다.
이어서, 하드마스크막패턴(12)의 표면이 드러날때까지 갭필막(17)을 평탄화시킨다. 이때, 갭필막(17)의 평탄화는 CMP(Chemical Mechanical Polishing) 공정을 이용한다.
이어서, 갭필막(17)을 일정 깊이 리세스시킨다. 이때, 갭필막(17)의 리세스 깊이는 희생스페이서(16)의 상부 표면이 노출되도록 제어한다.
도 2d에 도시된 바와 같이, 리세스된 갭필막(17)을 포함한 전면에 제3라이너막(18)을 형성한다. 제3라이너막(18)은 폴리실리콘막을 포함하며, 바람직하게는 언도우프드 폴리실리콘막(Undoped polysilicon)으로 형성한다.
도 2e에 도시된 바와 같이, 틸트이온주입(Tilt implant, 19)을 진행한다.
틸트이온주입(19)은 일정 각도로 틸트를 주어 도펀트(Dopnat)를 이온주입한다. 제3라이너막(18) 중에서 일부에 도펀트가 주입된다.
틸트이온주입(19) 공정은 소정 각도를 갖고 진행된다. 소정각도는 약 5?30°를 포함한다. 이온빔(Ion beam)은 하드마스크막패턴(12)에 의해 일부가 새도우(Shadow)된다. 따라서, 제3라이너막(18)의 일부는 도핑되지만 나머지는 언도우프드로 잔류한다. 예를 들어, 이온주입되는 도펀트는 P형 도펀트, 바람직하게 보론(Boron)이며, 보론을 이온주입하기 위해 도펀트소스는 BF2를 사용한다. 그 결과, 제3라이너막(18)의 일부는 언도우프드로 잔류하는데, 이 부분은 하드마스크막패턴(12)의 왼쪽에 인접하는 부분이다.
이와 같은 도펀트의 틸트이온주입(19)에 의해 제3라이너막 중 하드마스크막패턴(12)의 상부면에 형성된 부분과 하드마스크막패턴(12)의 오른쪽에 인접하는 일부는 도펀트가 도핑된 도우프드 제3라이너막(18A)이 된다. 도펀트가 주입되지 않은 제3라이너막은 언도우프드 제3라이너막(18B)이 된다.
도 2f에 도시된 바와 같이, 언도우프드 제3라이너막(18B)을 제거한다. 여기서, 제3라이너막으로 사용된 폴리실리콘막은 도펀트의 도핑 유무에 따라 식각속도의 차이가 발생한다. 특히, 도펀트가 주입되지 않은 언도우프드 폴리실리콘은 습식식각속도가 빠르다. 따라서, 언도우프드 폴리실리콘만을 습식식각할 수 있는 선택비가 높은 케미컬을 이용하여 언도우프드 폴리실리콘을 선택적으로 제거한다. 언도우프드 제3라이너막(18B)은 습식식각(Wet etching) 또는 습식세정(Wet cleaning)을 이용하여 제거한다.
위와 같이 언도우프드 제3라이너막(18B)을 제거하면, 도우프드 제3라이너막(18A)만 잔류한다. 또한, 언도우프드 제3라이너막(18B)을 제거하므로써, 어느 하나의 희생스페이서(16)의 상부가 노출된다.
이어서, 희생스페이서(16) 중 상부가 노출된 어느 하나를 제거한다. 이에 따라, 갭필막(17)과 제2라이너막(15) 사이에 갭(Gap, 20)이 형성된다. 희생스페이서(16)는 습식식각을 이용하여 제거한다. 이에 따라, 하나의 희생스페이서(16A)가 잔류한다.
도 2g에 도시된 바와 같이, 도우프드 제3라이너막(18A)을 스트립한 후, 갭필막(17)을 제거한다. 갭필막(17)은 불산 또는 BOE 용액을 이용한 딥아웃(Dip out) 공정을 통해 제거한다.
이와 같이, 갭필막(17)을 제거하면, 어느 하나의 희생스페이서(16A)만 잔류하고, 반대편 측벽에서는 제2라이너막(15)의 측벽이 노출된다.
도 2h에 도시된 바와 같이, 2차 트렌치 식각을 진행한다. 이때, 희생스페이서(16A)에 정렬되어 트렌치 식각이 진행된다. 2차 트렌치 식각은 하드마스크막패턴(12) 상부와 제1트렌치(13)의 바닥에 형성된 제1라이너막(14)과 제2라이너막(15)을 식각한 후에, 제1트렌치(13) 아래의 기판(11)을 일정 깊이 식각한다. 이때, 제1라이너막(14)과 제2라이너막(15)은 각각 도면부호 '14A', '15A'와 같이 잔류한다.
2차 트렌치 식각에 의해 제2트렌치(21)가 형성되며, 제2트렌치(21)의 어느 하나의 측벽은 희생스페이서(16A)에 정렬(Aligned)되고, 제2트렌치(21)의 다른 하나의 측벽은 제2라이너막(15A)에 정렬된다. 결국, 제2트렌치(21)는 제1트렌치(13) 아래에 형성되며, 제2트렌치(21)의 어깨부(Shoulder)의 면적은 서로 다르다. 이와 같이 어깨부의 서로 다른 면적은 희생스페이서(16A)의 폭에 의해 결정된다. 일예로, 도 2h에서, 좌측 어깨부의 면적이 우측 어깨부의 면적보다 더 넓다.
상술한 바와 같이, 제2트렌치(21)를 형성하면 기판(11)에는 제1트렌치(13)와 제2트렌치(21)로 이루어진 이중 트렌치(Double trench)가 형성된다. 이중 트렌치는 어느 하나의 측벽(One sidewall)과 다른 하나의 측벽(The other sidewall)으로 이루어진 2개의 측벽(Both sidewall)을 갖는다. 제1 및 제2트렌치(13, 21)로 이루어진 이중 트렌치에 의해 분리되는 활성영역(도면부호 생략)이 기판(11)에 형성된다.
도 2i에 도시된 바와 같이, 제2트렌치(21)의 표면에 보호막(22)을 형성한다. 보호막(22)은 실리콘산화막 등의 산화막을 포함한다. 바람직하게, 보호막(22)은 측벽산화(Wall oxidation) 공정을 이용하여 형성하므로써 제2트렌치(21)의 바닥 및 측벽에서만 형성되도록 한다. 측벽산화 공정은 플라즈마산화 공정을 포함한다.
도 2j에 도시된 바와 같이, 희생스페이서(16A)를 제거한다.
보호막(22)을 포함한 전면에 제1희생막(23)을 형성한다. 제1희생막(23)은 티타늄질화막(TiN)을 포함한다.
제1희생막(23)을 포함한 전면에 이중 트렌치를 갭필하도록 제2희생막(24)을 형성한다. 여기서, 제1 및 제2희생막(23, 24)은 후속 공정이 진행된 후에 제거되는 물질이다. 예를 들어, 제2희생막(24)은 스핀온카본(Spin On Carbon; SOC)을 포함한다. 스핀온카본(SOC)은 스핀도포법(Spin coating)을 이용하여 형성시킨 카본이다.
도 2k에 도시된 바와 같이, 제2희생막(24)을 에치백한다. 이때, 제2희생막(24)을 에치백할 때, 제2트렌치(21)의 어느 하나의 측벽부가 노출되도록 한다. 바람직하게, 제2희생막패턴(24A)에 의해 제2트렌치(21)의 어느 하나의 상부 측벽이 노출되도록 한다.
이어서, 제1희생막(23)을 스페이서식각한다. 이때, 스페이서식각은 제2희생막패턴(24A)의 표면 높이와 동일하게 한다. 이와 같이, 제1희생막(23)을 스페이서식각하면, 이중 트렌치 중 제2트렌치의 상부 측벽에 형성된 보호막 일부가 노출(도면부호 '25' 참조)된다. 이는, 스페이서식각에 의해 잔류하는 제1희생막패턴(23A, 23B)이 연속막 형태로 잔류하지 않고, 불연속되는 지점이 발생하기 때문이다. 여기서, 불연속지점은 제1트렌치(13)와 제2트렌치(21)의 경계부분으로서, 희생스페이서가 제거된 아래부분이다. 예컨대, 도 1k에서, 제2트렌치(21)의 좌측 상부 측벽이다.
도 2l에 도시된 바와 같이, 노출된 보호막(22)의 일부를 제거한다. 이에 따라, 제2트렌치(21)의 어느 하나의 상부 측벽 일부를 노출시키는 측벽콘택(26)이 형성된다. 보호막이 산화막이므로, 습식방법을 이용한다. 예컨대, 측벽콘택(26)을 형성하기 위해 불산 또는 BOE 용액을 이용한다.
도 2m에 도시된 바와 같이, 제2희생막패턴(24A)과 제1희생막패턴(23A, 23B)을 제거한다. 제2희생막패턴(24A)이 스핀온카본이므로, 산소플라즈마를 이용하여 제거한다. 제1희생막패턴(23A, 23B)은 SPM(Sulfuric acid Peroxide Mixture) 세정을 통해 제거한다.
이에 따라, 잔류하는 제1,2라이너막(14, 15) 및 보호막(22)에 의해 피복된 이중 트렌치의 어느 하나의 측벽 일부를 노출시키는 측벽콘택(26)이 형성된다.
도 3은 본 발명의 실시예를 적용한 매립비트라인의 형성 방법을 도시한 도면이다.
도 3을 참조하면, 측벽콘택(26)에 의해 노출된 활성영역의 어느 하나의 측벽에 접합영역(27)을 형성한다. 접합영역(27)은 이온주입방식, 플라즈마도핑방식을 이용하여 형성할 수 있다. 또한, 접합영역(27)은 도우프드 폴리실리콘과 같은 도우프드막을 갭필한 후 열처리를 실시하여 형성할 수도 있다. 도우프드막에 도핑된 도펀트는 인(Ph) 등의 N형 불순물을 포함할 수 있다. 따라서, 접합영역(27)은 N형 접합(N type junction)이 된다.
이어서, 접합영역(27)에 연결되는 매립비트라인(28)을 형성한다. 매립비트라인(28)의 높이는 적어도 제2트렌치(21)를 매립하는 높이가 된다. 매립비트라인(28) 중 접합영역(27)에 연결되는 부분을 제외한 나머지 부분은 보호막(22), 제1,2라이너막(14, 15)에 의해 기판(11)과 절연된다. 매립비트라인(28)은 티타늄막(Ti), 티타늄질화막(TiN) 및 텅스텐막(W)을 포함한다. 예컨대, 매립비트라인(28)은 티타늄막과 티타늄질화막을 얇게 형성한 후, 텅스텐막을 갭필하여 형성한다. 이후, 평탄화 및 에치백을 진행하여 적어도 제2트렌치(21)를 매립하는 높이가 되도록 한다. 티타늄막과 티타늄질화막은 배리어금속(Barrer metal)이다. 필요한 경우, 배리어금속을 형성한 이후에 접합영역(27)의 표면에 실리사이드(Slicide)를 형성할 수도 있다. 실리사이드는 접합영역(27)과 매립비트라인(28)간의 오믹콘택(Ohmic contact)으로서, 콘택저항을 낮추게 된다.
위와 같이, 매립비트라인(28)이 금속막으로 형성되므로 저항이 낮다. 또한, 하나의 접합영역(27)에 하나의 매립비트라인(28)만 연결되므로 고집적화가 유리하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11: 기판 12 : 하드마스크막패턴
13 : 제1트렌치 14A : 제1라이너막
15A : 제2라이너막 21 : 제2트렌치
22 : 보호막 23A, 23B : 제1희생막패턴
24A : 제2희생막패턴 26 : 측벽콘택

Claims (10)

  1. 기판을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치의 표면 상에 라이너막을 형성하는 단계;
    상기 라이너막 상에 상기 제1트렌치의 어느 하나의 측벽을 덮는 희생스페이서를 형성하는 단계;
    상기 희생스페이서 및 라이너막을 식각배리어로 상기 제1트렌치 아래의 기판을 식각하여 제2트렌치를 형성하는 단계;
    상기 제2트렌치의 표면에 보호막을 형성하는 단계;
    상기 희생스페이서를 제거하는 단계; 및
    상기 제2트렌치의 어느 하나의 상부 측벽에 형성된 보호막을 선택적으로 제거하여 측벽콘택을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 측벽콘택을 형성하는 단계는,
    상기 희생스페이서가 제거된 전체 구조 상에 상기 제1 및 제2트렌치를 갭필하는 희생막을 형성하는 단계;
    상기 희생막을 선택적으로 제거하여 상기 제2트렌치의 어느 하나의 상부 측벽을 노출시키는 단계; 및
    상기 제2트렌치의 상부 측벽에 노출된 보호막을 선택적으로 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 제2항에 있어서,
    상기 희생막을 형성하는 단계는,
    제1희생막을 형성하는 단계; 및
    상기 제1희생막 상에 상기 제1 및 제2트렌치를 갭필하는 제2희생막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  4. 제3항에 있어서,
    상기 제2트렌치의 어느 하나의 상부 측벽을 노출시키는 단계는,
    상기 제2희생막을 일정 깊이 리세스시키는 단계; 및
    상기 제1희생막을 스페이서식각하여 상기 제2트렌치의 상부 측벽에 형성된 보호막을 노출시키는 단계
    를 포함하는 반도체장치 제조 방법.
  5. 제3항에 있어서,
    상기 제1희생막은 티타늄질화막을 포함하고, 상기 제2희생막은 스핀온카본을 포함하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 보호막을 형성하는 단계는,
    측벽산화 공정을 이용하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 희생스페이서는, 티타늄질화막을 포함하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 라이너막은,
    산화막과 질화막을 적층하여 형성하는 반도체장치 제조 방법.

  9. 제1항에 있어서,
    상기 제1트렌치의 어느 하나의 측벽을 덮는 희생스페이서를 형성하는 단계는,
    상기 라이너막 상에 상기 제1트렌치의 양측벽을 덮는 상기 희생스페이서를 형성하는 단계;
    상기 희생스페이서 상에 상기 제1트렌치를 갭필하는 갭필막을 형성하는 단계;
    상기 갭필막을 리세스시키는 단계;
    상기 리세스된 갭필막 상에 마스킹막을 형성하는 단계;
    상기 마스킹막에 틸트이온주입을 실시하여 상기 갭필막의 상부를 덮고 상기 제1트렌치의 어느 하나의 측벽을 덮는 비이온주입영역을 형성하는 단계
    상기 비이온주입영역을 제거하는 단계; 및
    상기 비이온주입영역 제거후에 노출된 희생스페이서를 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제9항에 있어서,
    상기 마스킹막은 폴리실리콘을 포함하는 반도체장치 제조 방법.
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