DE10328634B3

DE10328634B3 - Verfahren zur Herstellung eines Buried-Strap-Kontakts für einen Speicherkondensator

Info

Publication number: DE10328634B3
Application number: DE10328634A
Authority: DE
Inventors: Peter Voigt; Gerhard Enders
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2003-06-26
Filing date: 2003-06-26
Publication date: 2004-10-21
Anticipated expiration: 2023-06-27
Also published as: CN1319154C; US20050026359A1; US20070002691A1; CN1577804A; US7163857B2

Abstract

Ein Buried-Strap-Kontakt zwischen einem Grabenkondensator einer Speicherzelle und dem anschließend ausgebildeten Auswahltransistor der Speicherzelle wird so hergestellt, dass die innere Kondensator-Elektrodenschicht im Graben des Grabenkondensators zurückgeätzt wird und dann die freigelegte Isolatorschicht an der Grabenwandung entfernt wird, um den Bereich der Buried-Strap-Kontaktfläche festzulegen. Anschließend wird eine Liner-Schicht abgeschieden, um die innere Kondensator-Elektrodenschicht im Graben und die freigelegte Grabenwandung abzudecken und so eine Sperrschicht zu bilden. Dann wird eine Spacer-Schicht mit dem Material der inneren Elektrodenschicht auf der Liner-Schicht an der Grabenwandung ausgebildet. Abschließend wird die freigelegte Liner-Schicht über der inneren Elektrodenschicht im Graben entfernt und der Graben mit dem Material der inneren Elektrodenschicht aufgefüllt, um den Buried-Strap-Kontakt herzustellen.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Buried-Strap-Kontaktes zwischen einem Grabenkondensator und einem Auswahltransistor einer Speicherzelle.
In integrierten Schaltungen, insbesondere dynamische Schreib-/Lesespeicher (DRAM-Speichern) werden im Allgemeinen Kondensatoren zur Ladungsspeicherung verwendet. Eine DRAM-Speicherzelle setzt sich aus einem Auswahltransistor und einem Speicherkondensator zusammen, wobei die Informationen im Speicherkondensator in Form von elektrischen Ladungen gespeichert werden. Ein DRAM-Speicher weist dabei eine Matrix von solchen DRAM-Speicherzellen auf, welche in Form von Zeilen und Spalten verschaltet sind. Üblicherweise werden die Zeilenverbindungen als Wortleitungen und die Spaltenverbindungen als Bitleitungen bezeichnet. Der Auswahltransistor und der Speicherkondensator in den einzelnen DRAM-Speicherzellen sind dabei so miteinander verbunden, dass bei Ansteuerung des Auswahltransistors über eine Wortleitung die Ladung des Speicherkondensators über eine Bitleitung ein- und ausgelesen werden kann.
Ein Schwerpunkt bei der Technologieentwicklung von DRAM-Speicherzellen ist der Speicherkondensator. Um ein ausreichendes Lesesignal zu erhalten, ist eine Speicherkapazität von 20 bis 50 fF erforderlich. Um eine solche Speicherkapazität bei ständig abnehmender Zellenfläche der DRAM-Speicherzelle zu erreichen, werden sogenannte Grabenkondensatoren eingesetzt, die die dritte Dimension nutzen. Grabenkondensatoren werden üblicherweise so hergestellt, dass in das Halbleitersubstrat tiefe Gräben geätzt werden, die dann mit einer dielektrischen Schicht und einer ersten Kondensator-Elektrode, der sogenannten Speicher-Elektrode aufgefüllt wer den. Die Speicher-Elektrode ist dabei im Allgemeinen eine n⁺ dotierte Poly-Silizium-Füllung. Im Halbleitersubstrat wird weiterhin eine zweite Kondensator-Elektrode, die auch als vergrabene Platte bezeichnet wird z. B. durch Ausdiffundierung von n-Dotieratomen einer Dotierstoffquelle um den unteren Abschnitt des Grabens herum ausgebildet.
Der Auswahltransistor der DRAM-Speicherzelle wird dann üblicherweise als planarer Feldeffekttransistor neben den Grabenkondensator erzeugt. Der Auswahltransistor weist zwei hoch dotierte Diffusionsbereiche auf, die die Source/Drain-Elektroden bilden und durch einen Kanalbereich getrennt sind, wobei der eine Diffusionsbereich mit der Bitleitung der DRAM-Speicherzelle verbunden ist. Der andere Diffusionsbereich ist dagegen über einen Kondensator-Anschlussbereich, den sogenannten Buried-Strap an die Speicher-Elektrode angeschlossen. Der Kanal des Auswahltransistors ist weiterhin über eine Gate-Dielektrikumsschicht von einer Gate-Elektrodenschicht, die an die Wortleitung der DRAM-Speicherzelle angeschlossen ist, abgetrennt.
Ein Ein- und Auslesevorgang der DRAM-Speicherzelle wird durch die Wortleitung so gesteuert, dass durch Anlegen einer Spannung an die Gate-Elektrodenschicht ein stromleitender Kanal zwischen den Source/Drain-Elektroden des Auswahltransistors hergestellt wird, so dass Information in Form von Ladung in die Speicher-Elektrode über den Buried-Strap-Kontakt ein- und ausgelesen werden kann.
Eine Standard-DRAM-Zelle und ein Verfahren zum Herstellen eines Buried-Strap-Kontaktes ist aus Widmann, Dietrich, et al. Technologie hochintegrierter Schaltung, 2. Aufl., 1996, bekannt. Weitere DRAM-Speicherzellen mit Buried-Strap-Kontakten und ihre Herstellung sind in der DE 101 52 549 A1 , der DE 101 36 333 A1 und der DE 102 33 916 C1 beschrieben.
Der Buried-Strap-Kontakt zwischen der Speicher-Elektrode und der Source/Drain-Elektrode wird in der Regel so hergestellt, dass die n⁺-Poly-Silizium-Füllung, die im oberen Grabenbereich von einer Isolatorschicht, im Allgemeinen einer SiO₂-Schicht, umgeben ist, in den Graben zurückgeätzt wird. Anschließend wird dann die freigelegte Isolatorschicht von der Grabenwandung entfernt und dann wiederum eine n⁺-Poly-Silizium-Abscheidung des Grabens vorgenommen, um eine Kontaktfläche zwischen der n⁺-Poly-Silizium-Füllung der Speicher-Elektrode und dem angrenzenden Halbleitersubstrat, in dem anschließend die Diffusionsbereiche des Auswahltransistors ausgeführt wird, herzustellen. Nach dem Entfernen der freigelegten Isolatorschicht an der Grabenwandung und vor dem Auffüllen mit dem n⁺-Poly-Silizium zur Ausbildung des Buried-Strap-Kontaktes wird eine dünne Liner-Schicht, vorzugsweise Si₃N₄ aufgebracht. Diese Liner-Schicht dient als Sperrschicht, um zu verhindern, dass das n+-Poly-Silizium beim Auffüllen des Buried-Strap-Kontaktes mit dem einkristallinen Substrat in Berührung kommt, was zu einer ungewünschten Rekristallisation und damit Beschädigung des Halbleitersubstrats führt, die dann für einen hohen Widerstand in diesem als Diffusionsgebiet für Auswahltransistor genutzten Bereich sorgt. Die Liner-Schicht wiederum ist dabei aber so ausreichend dünn, um ein Tunneln von Ladungsträger und damit einen Ladungsaustausch zwischen der Speicher-Elektrode und der Source/Drain-Elektrode des Auswahltransistors über den Buried-Strap-Kontakt zu ermöglichen.
Der Anschlusswiderstand zwischen der Speicher-Elektrode des Grabenkondensators und dem angrenzenden Diffusionsgebiet des Auswahltransistors stellt jedoch aufgrund der zunehmenden Strukturverkleinerung ein immer größeres Problem dar. Da mit der bisherigen Prozessführung die Liner-Schicht bei der Ausbildung des Buried-Strap-Kontaktes zwangsläufig auch zwischen dem Buried-Strap-Kontakt und der Speicher-Elektrode ausgebildet wird, ist der Anschlusswiderstand aufgrund der dazwischen liegenden Liner-Schicht insbesondere bei tiefen Temperaturen von –10° und darunter recht hoch. Bei den bisherigen DRAM-Speicherzellen-Generationen konnte wegen der geringen Geschwindigkeitsanforderungen und des großen Querschnittes des Buried-Strap-Kontaktes im Bereich des Grabenkondensators dieser Anschlusswiderstand gerade noch akzeptiert werden. Bei der weiter zunehmenden Verengung des oberen Bereiches des Grabenkondensators und damit des Querschnitts des Buried-Strap-Kontaktes besteht jedoch Gefahr, dass nicht mehr genug Ladung in den Grabenkondensator fließen kann, was zu einem Ausfall der DRAM-Speicherzelle führen kann.
Aufgabe der Erfindung ist es, eine verbesserte Struktur eines Buried-Strap-Kontaktes für einen Grabenkondensator einer DRAM-Speicherzelle und ein Verfahren zu seiner Herstellung bereitzustellen, die sich durch einen verminderten Anschlusswiderstand zwischen den Buried-Strap-Kontakt und der Speicher-Elektrode auszeichnen.
Diese Aufgabe wird erfindungsgemäß durch ein Verfahren gemäß Anspruch 1 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
Gemäß der Erfindung wird der Buried-Strap-Kontakt zwischen einem Grabenkondensator einer Speicherzelle und dem anschließend ausgebildeten Auswahltransistor der Speicherzelle so hergestellt, dass die innere Kondensator-Elektrodenschicht im Graben des Grabenkondensators zurückgeätzt und dann die freigelegte Isolatorschicht an der Grabenwandung entfernt wird, um den Bereich der Buried-Strap-Kontaktfläche festzulegen. Anschließend wird eine Liner-Schicht abgeschieden, um die innere Kondensator-Elektrodenschicht im Graben und die freigelegte Grabenwandung abzudecken und so eine Sperrschicht zu bilden. Dann wird eine Spacer-Schicht mit dem Material der inneren Kondensator-Elektrodenschicht auf der Liner-Schicht an der Grabenwandung ausgebildet und die freigelegte Liner-Schicht über der inneren Elektrodenschicht im Graben entfernt. Abschließend wird der Graben mit dem Material der in neren Kondensator-Elektrodenschicht aufgefüllt, um den Buried-Strap-Kontakt herzustellen.
Durch das Entfernen der Liner-Schicht zwischen dem Buried-Strap-Kontakt und der inneren Kondensator-Elektrodenschicht wird der Widerstand zwischen dem Buried-Strap-Material und dem Speicherelektrode reduziert und somit die Möglichkeit gegeben, ausreichend Ladung vom Auswahltransistor über den Buried-Strap-Kontakt in die Speicherelektrode des Grabenkondensators zu leiten und damit einen Ausfall der DRAM-Speicherzelle zu vermeiden.
Gemäß einer bevorzugten Ausführungsform ist das Halbleitersubstrat ein Siliziumsubstrat, das Material der inneren Kondensator-Elektroden-Schicht Poly-Silizium und die Liner-Schicht eine Si₃N₄-Schicht. Diese Materialauslegung gewährleistet einen besonderes geringen Anschlusswiderstand über den Buried-Strap-Kontakt. Bevorzugt ist es dabei, die Liner-Schicht mit einer Schichtdicke von ca. 1 nm auszubilden, so dass die an der Grenzfläche zwischen dem Siliziumsubstrat und dem Buried-Strap-Kontakt verbleibende Si₃N₄-Schicht für eine zuverlässige Sperrwirkung und gleichzeitig für ein ausreichendes Tunneln und damit einen genügenden Ladungsträgerfluss sorgt.
Bevorzugt ist es weiterhin, die Spacer-Schicht zum Entfernen der Liner-Schicht auf der inneren Kondensator-Elektrodenschicht im Graben selbstjustierend so auszubilden, dass großflächig eine Schicht mit dem Material der inneren Kondensator-Elektrodenschicht abgeschieden und durch anisotropes Ätzen die Schicht von der horizontalen Fläche im Wesentlichen wieder entfernt wird, so dass der Grabenboden freigelegt wird. Diese Vorgehensweise ermöglicht anschließend ein einfaches und kostengünstiges Entfernen der Liner-Schicht vom Grabenboden. Bevorzugt ist hierbei die Liner-Schicht gleich beim anisotropen Rückätzen der Spacer-Schicht mit zu entfernen, um einen weiteren Prozessschritt einzusparen und damit eine besonders kostengünstige Herstellung zu ermöglichen.
Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. In den Zeichnungen zeigen
1 ein Schaltbild einer DRAM-Speicherzelle;
2 einen schematischen Querschnitt durch eine DRAM-Speicherzelle mit einem erfindungsgemäßen Buried-Strap-Kontakt, und
3 ein erfindungsgemäßes Verfahren zum Herstellen eines erfindungsgemäßen Buried-Strap-Kontaktes im Standard-DRAM-Prozessablauf.
Die Erfindung wird anhand der Herstellung von Grabenkondensatoren im Rahmen einer Prozessfolge zum Ausbilden von DRAM-Speicherzellen auf Siliziumbasis erläutert. Die erfindungsgemäßen Grabenkondensatoren mit Buried-Strap-Kontakt können jedoch auch in anderen hochintegrierten Schaltungen, bei denen Speicherkondensatoren benötigt werden, eingesetzt werden. Die Ausbildung der Grabenkondensatoren erfolgt vorzugsweise in Planartechnik, die aus einer Abfolge von jeweils ganzflächig an der Scheibenoberfläche wirkenden Einzelprozessen besteht, wobei durch geeignete Maskierungsschritt gezielt eine lokale Veränderung des Siliziumsubstrats durchgeführt wird. Bei der DRAM-Herstellung werden dabei gleichzeitig eine Vielzahl von Speicherzellen mit entsprechenden Grabenkondensatoren ausgebildet. Im folgenden wird die Erfindung jedoch nur hinsichtlich der Ausbildung eines einzelnen Grabenkondensators dargestellt.
Bei DRAM-Speichern wird vorwiegend das Ein-Transistor-Zellen-Konzept eingesetzt, dessen Schaltbild in 1 gezeigt ist. Diese Speicherzellen bestehen aus einem Speicherkondensator 1 und einem Auswahltransistor 2. Der Auswahltransistor 2 ist vorzugsweise als Feldeffekttransistor aufgebaut und weist eine erste Source/Drain-Elektrode 21 und eine zweite Source/Drain-Elektrode 23 auf, zwischen denen ein aktiver Bereich 22 angeordnet ist, in dem ein stromleitender Kanal zwischen der ersten Elektrode 21 und der zweiten Elektrode 23 ausgebildet werden kann. Über dem aktiven Bereich 22 ist eine Isolatorschicht 24 und eine Gate-Elektrode 25 angeordnet, die wie ein Plattenkondensator wirken, mit dem die Ladungsdichte im aktiven Bereich 22 beeinflusst werden kann.
Die zweite Elektrode 23 des Auswahltransistors 2 ist über eine elektrische Verbindung 4 mit einer ersten Elektrode 11 des Speicherkondensators 1 verbunden. Eine zweite Elektrode 12 des Speicherkondensators 1 ist wiederum an eine leitende Verbindung 5 angeschlossen, die vorzugsweise allen Speicherkondensatoren des DRAM-Speichers gemeinsam ist. Die erste Elektrode 21 des Auswahltransistors 2 ist weiterhin mit einer Bitleitung 6 verbunden, um die im Speicherkondensator 1 in Form von Ladungen gespeicherte Information ein- oder auslesen zu können. Der Ein- oder Auslesevorgang wird dabei über eine Wortleitung 7 gesteuert, die an die Gate-Elektrode 25 des Auswahltransistors 2 angeschlossen ist, um durch Anlegen einer Spannung einen stromleitenden Kanal im aktiven Bereich 22 zwischen der ersten Source/Drain-Elektrode 21 und der zweiten Source/Drain-Elektrode 23 herzustellen.
Durch den Einsatz von Grabenkondensatoren bei DRAM-Speicherzellen wird mit der dreidimensionalen Struktur eine wesentliche Verkleinerung der DRAM-Zellenfläche ermöglicht und gleichzeitig eine einfache Herstellung im Rahmen der Silizium-Planartechnik gewährleistet. Mit solchen Grabenkondensatoren lässt sich insbesondere eine Kondensatorkapazität von ca. 20 bis 50 fF erreichen, die benötigt wird, um ein ausreichendes Lese-/Schreibsignal für die DRAM-Zelle zu erhalten.
Herkömmliche Grabenkondensatoren weisen einen in das Siliziumsubstrat geätzten Graben auf, der typischerweise mit einem hochdotierten Poly-Silizium aufgeführt ist. Diese Poly-Silizium-Füllung ist im unteren Grabenbereich durch eine Speicher-Dielektriumsschicht, z. B. eine Nitridschicht von der äußeren Kondensatorelektrode, die durch Einbringen von Dotieratomen in den unteren Grabenbereich gebildet ist, isoliert. Im oberen Grabenbereich ist die Poly-Silizium-Füllung durch eine Isolatorschicht vom Siliziumsubstrat getrennt, um das Entstehen eines parasitären Transistors entlang des Grabens zu verhindern.
Der Auswahltransistor, der im Allgemeinen planar an der Siliziumsubstrat-Oberfläche ausgeführt ist, weist zwei Diffusionsbereiche auf, die die beiden Source/Drain-Elektroden bilden, wobei der eine Diffusionsbereiche an den Graben angrenzt. In diesem Bereich ist ein Kondensatoranschluss ein sogenannter Buried-Strap-Kontakt ausgeführt ist, der den Diffusionsbereich des Auswahltransistors mit der Poly-Siliziumfüllung im Graben verbindet. Dieser Buried-Strap-Kontakt steht im Allgemeinen ebenfalls aus hochdotierten Poly-Silizium.
Ein Problem besteht hierbei darin, dass der Buried-Strap-Kontakt bei der Ausbildung im Rahmen der Silizium-Planartechnik vor dem Einbringen in den Graben durch eine Liner-Schicht vorzugsweise eine dünne Si₃N₄-Schicht vom Siliziumsubstrat und der Poly-Silizium-Füllung im Graben getrennt wird, um zu verhindern, dass beim Einbringen des hochdotierten Poly-Silizium-Materials zum Ausbilden des Buried-Strap-Kontakts das Siliziumsubstrat beschädigt wird. Diese Si₃N₄-Schicht sorgt jedoch für einen erhöhten Anschlusswiderstand insbesondere zwischen dem Buried-Strap-Kontakt und der Speicher-Elektrode des Grabenkondensators, was zur Folge haben kann, dass nicht genügend Ladung in die Speicher-Elektrode geschrieben wird und so die Speicherzelle ausfällt.
Um dies zu verhindern, wird erfindungsgemäß die prozessbedingte dünne Si₃N₄-Schicht zwischen der den Buried-Strap bildenden Poly-Silizium-Füllung und der die Speicher-Elektrode bildenden Poly-Silizium-Füllung entfernt.
2 zeigt eine mögliche Ausführungsform einer DRAM-Speicherzelle mit einem erfindungsgemäßen Buried-Strap-Kontakt zwischen dem Auswahltransistor und dem Grabenkondensator. Der Grabenkondensator 1 ist dabei im einkristallinen Siliziumsubstrat 100 ausgebildet, dass schwach p-dotiert ist, z. B. mit Bor. Im Siliziumsubstrat 100 ist ein Graben 101 ausgeführt. In einem unteren Grabenbereich 112 ist um den Graben herum eine stark n⁺-dotierte Schicht 103 ausgebildet, welche beispielsweise mit Arsen dotiert ist. Diese n⁺-dotierte Schicht 103 bildet als vergrabene Platte die äußere Kondensator-Elektrode des Grabenkondensators.
Der im Siliziumsubstrat 100 ausgeführte Graben 101 ist mit einer n⁺-dotierte Poly-Silizium-Schicht 102, wobei das Poly-Silizium z. B. mit Arsen oder Phosphor dotiert sein kann, aufgefüllt. Diese Grabenfüllung 102 bildet die Speicher-Elektrode des Grabenkondensators 1. Zwischen der n⁺-dotierten Außenschicht 103 und der n⁺-dotierten Grabenfüllung 102 ist im unteren Grabenabschnitt 112 eine Dielektrikumsschicht 104 auf der Grabenwandung ausgebildet, um die beiden Kondensator-Elektroden voneinander zu trennen. Das Speicherdielektrikum 104 kann dabei aus einem Stapel von dielektrischen Schichten z. B. Oxid, nitridiertes Oxid oder Oxid-Nitrid-Oxid oder einem anderen Material mit einer hohen Dielektrizitätskonstante bestehen.
Der Auswahltransistor 2 der DRAM-Speicherzelle weist zwei Diffusionsbereiche 201, 202 auf, die durch Implantieren von n-Dotieratomen in das Siliziumsubstrat 100 erzeugt und durch einen Kanal 203 getrennt werden. Der erste Diffusionsbereich 201 dient als erste Source/Drain-Elektrode 21 des Auswahltransistors 2 und ist durch eine Kontaktschicht 204 mit der Bitleitung 6 verbunden. Der Kanal 203 ist weiterhin durch eine dielektrische Schicht 206 von einer Gate-Elektroden-Schicht 207 abgetrennt, die Teil der Wortleitung 7 ist.
Im oberen Abschnitt des Grabens 101 ist an die Dielektrikumsschicht 104 angrenzend eine aus SiO₂ bestehende Isolatorschicht 105 zwischen der Grabenwandung und der Füllschicht 102 des Grabenkondensators vorgesehen. Diese SiO₂-Schicht 105 verhindert, dass sich längs des Grabens ein parasitärer Transistor ausbildet, der einen ungewünschten Leckstrom hervorrufen würde. Auf der Poly-Silizium-Grabenfüllung 102 ist der Buried-Strap-Kontakt 205 angeordnet, der von einer n⁺-dotierten Poly-Silizium-Füllung im Graben oberhalb der Isolatorschicht 105 gebildet wird. Diese Buried-Strap-Kontakt 205 stellt den Anschluss zwischen dem zweiten Diffusionsbereich 202 des Auswahltransistors 2 und der Füllschicht 102 der Speicherelektrode 12 des Grabenkondensators 1 her. Zwischen dem Buried-Strap-Kontakt 205 und dem zweiten Diffusionsbereich 202 des Auswahltransistors ist eine dünne Si₃N₄-Liner-Schicht 106, vorzugsweise mit einer Dicke von 1 nm ausgebildet, die bei der Auffüllung des Buried-Strap-Kontaktes mit n⁺-dotierten Poly-Silizium das Siliziumsubstrat 100 vor Beschädigungen schützt. Zwischen dem Buried-Strap-Kontakt 205 und der Grabenfüllung 102 ist jedoch keine solche Liner-Schicht vorgesehen, die zu einem erhöhten Widerstand zwischen dem Buried-Strap und der Grabenfüllung führen würde.
Durch diese Ausgestaltung wird einerseits gewährleistet, dass durch die dünne Si₃N₄-Schicht 106 die Buried-Strap-Kontaktfläche das angrenzenden Siliziumsubstrat 100 vor Beschädigungen schützt wird, wobei gleichzeitig verhindert ist, dass eine Si₃N₄-Schicht zwischen dem Buried-Strap-Kontakt 205 und der Speicherelektrode 102 gebildet wird, die zu einem hohen Widerstand und damit einer Behinderung des Ladungsflusses in den Grabenkondensator führt.
Im Siliziumsubstrat 100 ist weiterhin eine n-dotierte Wanne 107 vorgesehen, die als Verbindung der vergrabenen Platte 103 mit den vergrabenen Platten der weiteren Speicherzellen dient. Zur Isolation der DRAM-Speicherzellen voneinander ist ein Isolatorgraben 106 (STI-Isolation) ausgebildet. Die Gate-Elektroden-Schicht 207 und die Wortleitung 7 ist von der Bitleitung 6 und der Kontaktschicht 204 zum ersten Diffusionsbereich 201 des Auswahltransistor durch eine Oxid-Schicht 208 isoliert.
Ein Ein- und Auslesevorgang in die DRAM-Zelle wird durch die Wortleitung 7 gesteuert, die mit der Gate-Elektroden-Schicht 207 des Auswahltransistors 2 verbunden ist. Durch Anlegen einer Spannung wird ein stromleitender Kanal zwischen dem Diffusionsgebieten 201, 202 hergestellt, so dass Information in Form von Ladung über den Buried-Strap-Kontakt 205 in die Füllschicht 102 des Grabenkondensators ein- und ausgelesen werden kann. Die Ladung tunnelt dabei durch die dünne Si₃N₄-Schicht 106 zwischen dem zweiten Diffusionsbereich 202 des Auswahltransistors und dem Buried-Strap-Kontakt 205.
3A bis 3E zeigen ein mögliches Verfahren zum Erzeugen eines erfindungsgemäßen Buried-Strap-Kontaktes zur elektrischen Verbindung zwischen den Grabenkondensator 1 und dem Auswahltransistor 2 im Rahmen der Standard-DRAM-Prozessfolge.
Ausgangspunkt ist ein Prozessstadium bei dem bereits der Grabenkondensator 1 ausgebildet ist. Ein schematischer Querschnitt dieses Prozessstadiums ist in 3A gezeigt. Der im Siliziumsubstrat 100 ausgeführte Graben 101 ist mit der n⁺-dotierten Poly-Silizium-Schicht 102 aufgefüllt. Im unteren Grabenbereich 112 ist die Dielektrikumschicht 104 an der Grabenwandung ausgebildet, die die in n⁺-Dotierung ausgeführte äußere Kondensator-Elektrode 103 von der Speicher-Elektrode 102 trennt. Die äußere Kondensator-Elektrode 103 ist weiterhin an die n-dotierte Wanne 107 angeschlossen. Im oberen Grabenbereich 111 ist an die Dielektrikumschicht 104 angrenzend der SiO₂-Oxidkragen 105 ausgeführt.
Mit Hilfe einer Maskierungsschicht auf dem Siliziumsubstrat 100, die sich aus einer dünnen SiO₂-Schicht 301 und einer darauf angeordneten dickeren Si₃N₄-Schicht 302 zusammensetzt, ist ein oberer Abschnitt 113 des Grabens 101 zum Festlegen des Bereichs des Buried-Strap-Kontaktes freigeätzt. Zur Ausbildung des Buried-Strap-Kontaktes wird dann, wie in 3B gezeigt ist, in einem ersten Schritt großflächig die dünne Si₃N₄-Liner-Schicht 106 aufgebracht. Die Schichtdicke der Si₃N₄-Schicht beträgt dabei vorzugsweise ca. 1 nm. Die Liner-Schicht 106 sorgt zuverlässig dafür, dass die Grenzfläche zwischen dem Graben 101 und dem Siliziumsubstrat 100 gegen eine Beschädigung durch die nachfolgenden Prozessschritte geschützt ist.
In einem nächsten Prozessschritt wird eine Poly-Silizium-Schicht 215 abgeschieden. Diese Poly-Silizium-Schicht 215 ist vorzugsweise n⁺-dotiert mit dem gleichen Dotierstoff wie die Grabenfüllung 102. 3C zeigt einen Querschnitt durch die Siliziumscheibe 100 nach diesem Prozessschritt.
Die Dicke der abgeschiedenen Poly-Silizium-Schicht 215 beträgt vorzugsweise ca. 20 nm. Die Poly-Silizium-Schicht 215 wird dann in einem weiteren Prozessschritt anisotrop zurückgeätzt, so dass das Poly-Silizium von den horizontalen Flächen, insbesondere auch vom Boden im Grabenabschnitt 113 entfernt wird und nur der Poly-Silizum-Spacer 215 auf der Grabenwandung zurückbleiben. In einem weiteren Prozessschritt wird dann die freigelegte Si₃N₄-Schicht 106 an den horizontalen Flächen, insbesondere auch vom Boden des Grabensabschnitts 113 über der Poly-Silizium-Füllung 102 weggeätzt. Ein Querschnitt durch die Siliziumscheibe 100 nach diesem Prozessschritt ist in 3D dargestellt.
In einer abschließenden Prozessschrittfolge zur Vervollständigung des Buried-Strap-Kontaktes 205 erfolgt dann nochmals eine n⁺-Poly-Silizum-Abscheidung, um den Graben wieder vollständig aufzufüllen, und anschließend eine Rückätzung des Poly-Siliziums bis auf die Höhe der Silizumoberfläche. Ein Querschnitt durch die Silizium-Scheibe nach diesem Prozessschritt zur Ausbildung des erfindungsgemäßen Buried-Strap-Kontaktes ist in 1E gezeigt. Mit Hilfe der weiteren bekannten Standard-Prozessfolge wird dann der Auswahltransistor hergestellt, um eine DRAM-Speicherzelle auszubilden, wie sie in 2 dargestellt ist.
Durch die erfindungsgemäße Vorgehensweise, die Si₃N₄-Liner-Schicht 106 nur im Bereich der Grenzfläche zum Siliziumsub strat 100 stehenzulassen, sie jedoch auf der n⁺-Poly-Silizium-Füllung 102 des Grabens 101 zu entfernen, wird gewährleistet, dass bei der Ausbildung des Buried-Strap-Kontaktes keine Beschädigung des Siliziumsubstrats 100 auftritt und gleichzeitig dafür gesorgt, dass der Anschlusswiderstand zwischen dem Buried-Strap-Kontakt 205 und der Speicherelektrode 102 gering bleibt.

Claims

Verfahren zum Herstellen eines Buried-Strap-Kontakts für einen Speicherkondensator (1) einer Speicherzelle, wobei der Speicherkondensator in einem Graben eines Halbleitersubstrat (100) mit einer äußeren Elektroden-Schicht (103) um einen unteren Bereich des Grabens herum im Halbleitersubstrat, einer dielektrischen Zwischenschicht (104), die auf den unteren Bereich (112) der Grabenwandung des Grabens ausgeführt ist, einer Isolationsschicht (105), die an die dielektrische Zwischenschicht (104) angrenzend auf einem oberen Bereich der Grabenwandung des Grabens ausgebildet ist, und einer inneren Elektroden-Schicht (102), mit der der Graben im Wesentlichen aufgefüllt ist, ausgebildet ist, mit den Verfahrenschritten: Rückätzen der inneren Elektroden-Schicht (102) in den Graben, Entfernen der freigelegten Isolatorschicht (105) von der Grabenwandung zum Festlegen von Buried-Strap-Kontaktflächen, Abscheiden einer Linerschicht (106), um die inneren Elektroden-Schicht im Graben und die freigelegte Grabenwandung abzudecken, Ausbilden einer Spacerschicht (215) mit dem Material der inneren Elektroden-Schicht auf der Linerschicht an der Grabenwandung, Entfernen der freiliegenden Linerschicht von der inneren Elektroden-Schicht im Graben, und Auffüllen des Grabens mit dem Material (205) der inneren Elektroden-Schicht.
Verfahren nach Anspruch 1, wobei das Halbleitersubstrat (100) ein Si-Substrat ist, das Material (102, 205) der inneren Elektroden-Schicht Poly-Si ist und die Linerschicht (106) aus Si₃N₄ besteht.
Verfahren nach Anspruch 2 oder 3, wobei die Dicke der Linerschicht (106) etwa 1 nm beträgt.
Verfahren nach einem der vorhergehenden Ansprüche, wobei zum Ausbilden der Spacerschicht (215) großflächig eine Schicht mit dem Material der inneren Elektroden-Schicht abgeschieden wird, die durch anisotropes Ätzen von den horizontalen Flächen im Wesentlichen wieder entfernt wird, um die Linerschicht am Grabenboden freizulegen.
Verfahren nach Anspruch 5, wobei Linerschicht (106) am Grabenboden beim anisotropen Rückätzen zum Ausbilden der Spacerschicht (215) mit entfernt wird.