DE10152549A1 - Verfahren zum Herstellen eines elektrischen Kontaktierungsbereichs in einer mikroelektronischen Halbleiterstruktur - Google Patents

Verfahren zum Herstellen eines elektrischen Kontaktierungsbereichs in einer mikroelektronischen Halbleiterstruktur

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DE10152549A1
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Abstract

An eine Grabenwand eines in einem Substrat (1) ausgebildeten Grabens (4) wird mindestens teilweise eine Isolationsschicht (9) abgeschieden und der Graben (4) mit einem ersten Füllmaterial (10) aufgefüllt. Das Füllmaterial (10) wird bis zu einer Tiefe a und die Isolationsschicht (9) bis zu einer Tiefe b entfernt. Eine Zwischenschicht (11) mit einer Dicke d wird zumindest auf der horizontalen Oberfläche auf dem Füllmaterial (10) ausgebildet. Kontaktierungsbereiche (13, 14) werden an den Randbereichen des Grabens (4) im Bereich zwischen der Tiefe b bis maximal zur Tiefe a ausgebildet.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen eines elektrischen Kontaktierungsbereichs in einer mikroelektronischen Halbleiterstruktur, in der ein Graben ausgebildet ist.
  • Integrierte Schaltungen (ICs) oder Chips verwenden Kondensatoren zum Zwecke der Ladungsspeicherung. Ein Beispiel eines IC, welcher Kondensatoren zum Speichern von Ladungen verwendet, ist ein Speicher-IC, wie zum Beispiel ein Chip für einen dynamischen Schreib-/Lesespeicher mit wahlfreiem Zugriff (DRAM). Der Ladungszustand ("0" oder "1") in dem Kondensator repräsentiert dabei ein Datenbit.
  • Ein DRAM-Chip enthält eine Matrix von Speicherzellen, welche in Form von Zeilen und Spalten verschaltet sind. Üblicherweise werden die Zeilenverbindungen als Wortleitungen und die Spaltenverbindungen als Bitleitungen bezeichnet. Das Auslesen von Daten von den Speicherzellen oder das Schreiben von Daten in die Speicherzelle wird durch die Aktivierung geeigneter Wortleitungen und Bitleitungen bewerkstelligt.
  • Üblicherweise enthält eine DRAM-Speicherzelle einen mit einem Kondensator verbundenen Transistor. Der Transistor enthält zwei Diffusionsbereiche, welche durch einen Kanal getrennt sind, oberhalb dessen ein Gate angeordnet ist. Abhängig von der Richtung des Stromflusses bezeichnet man den einen Diffusionsbereich als Drain und den anderen als Source. Die Bezeichnungen "Drain" und "Source" werden hier hinsichtlich der Diffusionsbereiche gegenseitig austauschbar verwendet. Die Gates sind mit einer Wortleitung verbunden, und einer der Diffusionsbereiche ist mit einer Bitleitung verbunden. Der andere Diffusionsbereich ist mit dem Kondensator verbunden. Das Anlegen einer geeigneten Spannung an das Gate schaltet den Transistor ein und ermöglicht einen Stromfluss zwischen den Diffusionsbereichen durch den Kanal, um so eine Verbindung zwischen dem Kondensator und der Bitleitung zu bilden. Das Ausschalten des Transistors trennt diese Verbindung, indem der Stromfluss durch den Kanal unterbrochen wird.
  • Die in dem Kondensator gespeicherte Ladung baut sich mit der Zeit aufgrund eines inhärenten Leckstroms ab. Bevor sich die Ladung auf einen unbestimmten Pegel (unterhalb eines Schwellwerts) abgebaut hat, muss der Speicherkondensator aufgefrischt werden.
  • Das fortlaufende Bestreben nach Verkleinerung der Speichervorrichtungen fördert den Entwurf von DRANs mit größerer Dichte und kleinerer charakteristischer Größe, d. h. kleinerer Speicherzellenfläche. Zur Herstellung von Speicherzellen, welche einen geringeren Oberflächenbereich besetzen, werden kleinere Komponenten, beispielsweise Kondensatoren, verwendet. Jedoch resultiert die Verwendung kleinerer Kondensatoren in einer erniedrigten Speicherkapazität, was wiederum die Funktionstüchtigkeit und Verwendbarkeit der Speichervorrichtung widrig beeinflussen kann. Ein Kondensatortyp, welcher üblicherweise in DRAMs verwendet wird, ist ein Grabenkondensator. Ein Grabenkondensator hat eine dreidimensionale Struktur, welche in dem Substrat ausgebildet ist. Ein üblicher Grabenkondensator enthält einen in das Substrat geätzten Graben. Dieser Graben wird typischerweise mit dotiertem Polysilizium gefüllt, welches als obere Kondensatorelektrode des zu bildenden Speicherkondensators dient. Eine zweite Kondensatorelektrode, die auch als "vergrabene Platte" bezeichnet wird, wird durch Ausdiffundieren von Dotierstoffen einer Dotierstoffquelle in einem Bereich des Substrats, welcher den unteren Abschnitt des Grabens umgibt, gebildet. Ein Speicherdielektrikum, welches Oxid und/oder Nitrid enthält, wird zwischen den zur zwei Kondensatorelektroden angeordnet.
  • In dem oberen Bereich des Grabens wird ein dielektrischer Kragen erzeugt, um einen Leckstrom von dem Kondensatoranschluss mit der vergrabenen Platte zu verhindern. Das Speicherdielektrikum in dem oberen Bereich des Grabens, in dem der Kragen zu bilden ist, wird vor dessen Bildung entfernt. Die Entfernung des Nitrids verhindert einen vertikalen Leckstrom entlang des Kragens.
  • Für diese Grabentechnologie ("deep trench") ist es notwendig, den in das Substrat geätzten Grabenkondensator mit dem der Bitleitung abgewandten Diffusionsbereich des zugeordneten Transistors zu verbinden. Dies wird mit einem sogenannten "buried strap" (vergrabener Kontakt) erreicht. Dieser "buried strap" ist eine unter der Substratoberfläche vergrabene Struktur, die durch selektives Rückätzen der Polysiliziumfüllung, anschließender Öffnung des dielektrischen Kragens und Verfüllen mit leitfähigem Material (z. B. Polysilizium) hergestellt wird.
  • Bei einem bekannten Verfahren (EP 0 949 680 A2) wird ein "buried strap" dadurch ausgebildet, dass zunächst das dotierte Polysilizium, mit dem der Graben vollständig gefüllt ist, durch einen Ätzschritt, typischerweise durch ein RIE (Reactive Ion Etching)-Verfahren, rückgeätzt wird. Typischerweise erfolgt das Rückätzen des Polysiliziums bis in eine Tiefe zwischen 100 nm und 150 nm unterhalb der Substratoberfläche, wodurch die Unterkante der Öffnung des dielektrischen Kragens definiert wird. Durch einen nachfolgenden nasschemischen Ätzschritt wird die den Kragen bildende Oxidschicht an den Seitenwänden des Grabens bis zur Oberfläche des rückgeätzten dotierten Polysiliziums entfernt. Dies kann auch mit einem CDE (Chemical Dry Etch)-Verfahren durchgeführt werden. Typischerweise wird durch diesen Ätzschritt der dielektrische Kragen nicht nur bis zur Oberkante des rückgeätzten Polysiliziums entfernt, sondern tiefer bis etwa 50 nm unterhalb dieser Oberflächenkante des rückgeätzten Polysiliziums. Dadurch kann die durch die Oberflächenkante des rückgeätzten Polysiliziums definierte, eigentlich vorgesehene Unterkante, bis zu der der Kragen rückgeätzt werden soll, nur mit einer relativ großen Ungenauigkeit erreicht werden. Insbesondere addieren sich die Toleranzen der beiden beteiligten Verfahrensschritte, wodurch die Größe des Öffnungsbereichs des "buried strap" nur relativ ungenau ausgebildet werden kann. In einem weiteren Verfahrensschritt wird eine Polysiliziumschicht die typischerweise undotiert ist, zumindest im Grabenbereich derart abgeschieden, dass der Graben vollständig gefüllt ist. Nach einer Planarisierung wird dieses undotierte Polysilizium in dem Graben bis auf eine Tiefe von 50 nm unterhalb der Substratoberfläche entfernt. Das Entfernen beziehungsweise Rückätzen dieser undotierten Polysiliziumschicht wird durch einen Trockenätzschritt, beispielsweise durch ein RIE- oder ein CDE-Verfahren durchgeführt. Dadurch wird in den Graben ein brückenförmiger "buried strap" als elektrischer Kontaktierungsbereich ausgebildet, der sich über den gesamten Querschnitt des Grabens erstreckt. Die vertikale Tiefe des "buried strap" ist für die Funktionsfähigkeit des Speicherbauelements von großer Bedeutung. Nachteilig bei dem bekannten Verfahren ist, dass das Rückätzen des ersten dotierten Polysiliziums mit einer ersten Toleranz beziehungsweise Ungenauigkeit behaftet ist. Dadurch kann die Unterkante der Öffnung der Oxidschicht des dielektrischen Kragens nur relativ ungenau ausgebildet werden. Ebenso kann das Rückätzen der undotierten Polysiliziumschicht unterhalb der Substratoberfläche nur relativ ungenau durchgeführt werden. Diese beiden Ungenauigkeiten wirken sich unmittelbar auf die vertikale Größe des "buried strap" aus, wodurch eine erhebliche Abweichung der ausgebildeten vertikalen Ausdehnung zur erwünschten und für eine ausreichende Funktionsfähigkeit des Speicherbauelements notwendige vertikale Ausdehnung des "buried strap" auftreten kann.
  • Ein weiteres Verfahren zum Herstellen eines derartigen brückenförmigen "buried strap" als elektrischen Kontaktierungsbereich in einem Graben ist aus der Offenlegungsschrift DE 198 42 665 A1 bekannt.
  • Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zu schaffen, mit dem ein verbesserter elektrischer Kontaktierungsbereich hergestellt werden kann.
  • Diese Aufgabe wird durch ein Verfahren, das die Schritte nach Patentanspruch 1 aufweist, gelöst.
  • Bei dem erfindungsgemäßen Verfahren zum Herstellen von elektrischen Kontaktierungsbereichen in einer mikroelektronischen Halbleiterstruktur wird zunächst in einem Substrat ein Graben ausgebildet und eine die Grabenwand mindestens teilweise bedeckende Isolationsschicht erzeugt. Der Graben wird mit einem ersten elektrisch leitenden Füllmaterial aufgefüllt. In einem nachfolgenden Verfahrensschritt wird das erste Füllmaterial aus dem Graben bis zu einer Tiefe a entfernt. Die Isolationsschicht wird bis zu einer Tiefe b, welche größer als die Tiefe a ist, entfernt. Wesentlicher Gedanke der Erfindung ist es, die Kontaktierungsbereiche in den Bereichen, in denen die Isolationsschicht entfernt wurde, zwischen der Tiefe b und maximal bis zu einer prozessierten Oberkante der Füllung des Grabens auszubilden. Die Kontaktierungsbereiche werden dadurch zwischen dem ersten Füllmaterial und dem Substrat mit einer ausreichenden vertikalen Ausdehnung ausgebildet. Die Kontaktierungsbereiche werden somit im Querschnitt des Grabens lediglich als Einsätze an den Seitenwänden des Grabens ausgebildet und weisen keine horizontale Verbindung zueinander im Bereich des Grabenquerschnitts auf. Bei einer Draufsicht auf den Graben ist der Kontaktierungsbereich ringförmig ausgebildet.
  • Dadurch kann erreicht werden, dass die elektrischen Kontaktierungsbereiche mit einer geringen Toleranz in ihrer vertikalen Ausdehnung hergestellt werden können. Daher tritt nur eine relativ kleine Abweichung zwischen der erwünschten und der ausgebildeten vertikalen Ausdehnung des Kontaktierungsbereichs auf, wodurch eine hohe Zuverlässigkeit und Funktionsfähigkeit des Speicherbauelements gewährleistet werden kann. Ein weiterer Vorteil des erfindungsgemäßen Verfahrens ist es, dass bei einer weiteren Verkleinerung der Bauelementstrukturen, speziell der Grabenquerschnitte und der Transistorausdehnungen, auch die absolute vertikale Ausdehnung der Kontaktierungsbereiche verkleinert werden kann und die Funktionsfähigkeit des Bauelement weiterhin gewährleistet ist.
  • Es kann vorgesehen sein, dass die prozessierte Oberkante der Füllung des Grabens durch die Oberfläche des ersten Füllmaterials erzeugt wird. Die Oberkante liegt dann in einer Tiefe a. Es kann aber auch vorgesehen sein, dass zumindest auf die Oberfläche des ersten Füllmaterials eine Zwischenschicht mit einer Dicke d abgeschieden wird, durch deren Oberfläche die Oberkante der Füllung des Grabens ausgebildet wird. Die Zwischenschicht kann als Ätzstoppschicht beim Ausbilden der Tiefe b dienen. Die Zwischenschicht kann aber auch zur Verbesserung der elektrischen Eigenschaften des Bauelements ausgebildet sein.
  • Vorteilhafterweise wird das Ausbilden der Kontaktierungsbereiche in den Bereichen zwischen der Tiefe b bis maximal zur prozessierten Oberkante der Füllung des Grabens durch zwei aufeinanderfolgende Teilschritte durchgeführt. Zunächst werden zumindest die Bereiche, in denen die Isolationsschicht bis in eine Tiefe b entfernt wurde, mit einem zweiten leitfähigem Füllmaterial aufgefüllt. Anschließend wird das zweite Füllmaterial zumindest bis zur prozessierten Oberkante der Füllung des Grabens entfernt.
  • Weiterhin ist es vorteilhaft, dass das zweite Füllmaterial zumindest in die Bereiche, in denen die Isolationsschicht entfernt wurde, sowie als u-förmige Deckschicht an den Seitenwandbereichen des Graben und auf der prozessierten Oberkante der Füllung des Grabens abgeschieden wird.
  • Die durch das zweite Füllmaterial gebildete u-förmige Deckschicht kann mit einer Schichtdicke, die kleiner als 100 nm, vorteilhafterweise mit einer Schichtdicke zwischen 40 nm und 70 nm, ausgebildet werden. Die Tiefe a wird kleiner als 30 nm, insbesondere zwischen 10 nm und 20 nm ausgebildet. Des Weiteren wird die Tiefe b kleiner als 100 nm, insbesondere zwischen 70 nm und 90 nm, ausgebildet.
  • Dadurch kann erreicht werden, dass die Oberkante des ersten Füllmaterials relativ nahe unterhalb der Substratoberfläche ausgebildet wird und die Kontaktierungsbereiche lediglich am Rand des Grabens zwischen dem ersten Füllmaterial und dem Substrat ausgebildet werden.
  • Weiterhin ist es vorteilhaft, eine Oxidschicht auf dem Substrat auszubilden. Unmittelbar horizontal angrenzend an die Oxidschicht wird ein Linerbereich derart ausgebildet, dass der Linerbereich Teilbereiche der Seitenwände des Grabens bildet.
  • Dadurch kann erreicht werden, dass beim Entfernen der Isolationsschicht kein Entfernen der auf dem Substrat ausgebildeten Oxidschicht im Bereich der Grabenwand durchgeführt wird.
  • Der durch das erfindungsgemäße Verfahren hergestellte elektrische Kontaktierungsbereich kann als Kontaktierungsbereich beim Herstellen eines Speicherbauelements mit einem Auswahltransistor und einem Grabenkondensator ausgebildet werden, wobei der Auswahltransistor und der Grabenkondensator durch den elektrischen Kontaktierungsbereich elektrisch miteinander verbunden sind.
  • Weitere Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
  • Nachfolgend wird die Erfindung in einem Ausführungsbeispiel anhand der schematischen Zeichnungen näher erläutert. Es zeigen:
  • Fig. 1-6 die wesentlichen Schritte des erfindungsgemäßen Verfahrens zum Herstellen von elektrischen Kontaktierungsbereichen in einer mikroelektronischen Halbleiterstruktur.
  • In den nachfolgenden Figuren sind gleiche oder funktionsgleiche Bereiche mit den gleichen Bezugszeichen versehen.
  • Auf ein Substrat (Fig. 1), welches im Ausführungsbeispiel als Siliziumsubstrat 1 ausgebildet ist, wird eine Oxidschicht 2 abgeschieden. Auf dieser Oxidschicht 2 wird eine Nitridschicht 3, beispielsweise eine Siliziumnitridschicht, ausgebildet. In dem Siliziumsubstrat 1, der Oxidschicht 2 und der Nitridschicht 3 wird ein Graben 4 erzeugt. Dieser Graben 4 kann beispielsweise durch einen reaktiven Ionenätzschritt (RIE) ausgebildet werden. Horizontal angrenzend an die Oxidschicht 2, werden Linerbereiche 5a und 5b ausgebildet. Diese Linerbereiche 5a und 5b werden an dem Übergang zwischen der Oxidschicht 2 und der Nitridschicht 3 derart gestaltet, dass die Linerbereiche 5a und 5b Teilbereiche der Seitenwände des Grabens 4 bilden. Die im Querschnitt des Grabens 4 gemäß Fig. 1 dargestellten Linerbereiche 5a und 5b, die vorteilhafterweise aus Nitrid und/oder Oxinitrid ausgebildet sind, sind in einer nicht dargestellten räumlichen Ausbildung des Grabens 4 als ein geschlossen um den Graben 4 umlaufender Linerbereich ausgebildet. Durch Erzeugen dieser Linerbereiche 5a und 5b grenzt die Oxidschicht 2 nicht unmittelbar an den Graben 4 an. Dadurch kann verhindert werden, dass die Oxidschicht 2 durch einen im weiteren näher beschriebenen Ätzschritt an den Wandbereichen des Grabens 4 entfernt wird.
  • An den Seitenwänden und dem Bodenbereich des Grabens 4 wird eine dielektrische Schicht 6 abgeschieden. Diese dielektrische Schicht 6 dient als Speicherdielektrikum des Kondensators und umfasst beispielsweise Nitrid oder Nitrid/Oxid. Es kann auch vorgesehen sein, die dielektrische Schicht als Oxid/Nitrid/Oxid (ONO) oder eine sonstige Stapelschicht von dielektrischen Schichten, wie zum Beispiel Oxid, nitrides Oxid oder NONO, auszubilden. Anschließend wird der Graben 4 mit einem dritten Füllmaterial 7, welches beispielsweise mit n-Dotierstoffen (z. B. Arsen oder Phosphor) dotiertes Polysilizium sein kann, gefüllt. Sowohl die dielektrische Schicht 6 als auch das Füllmaterial 7 werden nur im unteren Bereich des Grabens 4 ausgebildet. Ein als "vergrabene Platte" 8 bezeichneter Bereich, welcher beispielsweise mit Arsen dotiert ist, wird im Siliziumsubstrat 1 in der Umgebung des unteren Bereichs des Grabens 4, in dem die dielektrische Schicht 6 und das dritte Füllmaterial 7 ausgebildet sind, erzeugt. Die vergrabene Platte 8 dient als eine Kondensatorelektrode des Speicherkondensators.
  • Alternativ kann das Füllmaterial 7 auch aus amorphem Silizium bestehen. Dieses Material kann entweder in situ oder sequentiell dotiert werden. Ist das Füllmaterial 7 als Polysilizium ausgebildet, so kann dieses Material durch einen CDE-Schritt oder RIE-Schritt unter Verwendung geeigneter Chemikalien, wie zum Beispiel NF3/Cl2 oder NF3/HBr oder SF6 bis zu einer gewünschten Tiefe aus dem Graben 4 entfernt werden. Die dielektrische Schicht 6 kann mit einer Nassätzung, beispielsweise mit DHF und HF/Glyzerol entfernt werden.
  • Die dielektrische Schicht 6 und das Füllmaterial 7 werden dabei bis zu einer derartigen Tiefe des Grabens 4 entfernt, mit der die Unterseite eines zu bildenden Kragens definiert wird. Der Kragen wird aus einer Isolationsschicht 9, die an den Seitenwänden des Grabens 4 abgeschieden wird, gebildet. Die Isolationsschicht 9 kann beispielsweise als Oxidschicht ausgebildet sein und durch Aufwachsen aus thermischen Oxid und darauffolgendes Abscheiden einer Oxidschicht durch chemische Dampfphasenabscheidung (CVD) wie zum Beispiel plasmaunterstützte CVD (PECVD) oder Niederdruck-CVD (LPCVD), unter Verwendung von TEOS gebildet werden. Das CVD-Oxid kann durch einen Temperschritt verdichtet werden. Der Temperschritt wird beispielsweise in Ar, N2, O2, H2O, N2O, NO oder NH3-Atmosphäre durchgeführt. Eine oxidierende Atmosphäre, wie zum Beispiel O2 oder H2O kann zur Bildung der thermischen Oxidschicht unter dem CVD-Oxid verwendet werden. Sauerstoff aus der Atmosphäre diffundiert dann durch das CVD-Oxid zum Bilden der thermischen Oxidschicht auf der Oberfläche des Substrats 1. Dies ermöglicht die Bildung eines thermischen Oxids, falls erwünscht, ohne das Bedürfnis eines thermischen Oxidationsschritts vor der Abscheidung des CVD-Oxids.
  • Die Oxidschicht 9 ist hinreichend dick, um einen vertikalen Leckstrom zu vermeiden. Die Dicke der Oxidschicht 9 ist kleiner als 50 nm, insbesondere zwischen 10 nm und 30 nm.
  • Ein erstes leitendes Füllmaterial 10 wird in den Graben 4 auf das dritte Füllmaterial 7 derart ausgebildet, dass der Graben 4 vollständig gefüllt ist. Das Füllmaterial 10 kann beispielsweise eine mit n-Dotierstoffen, wie zum Beispiel Phosphor und Arsen, dotierte Polysiliziumschicht sein, die beispielsweise durch ein CVD-Verfahren oder andere bekannte Techniken abgeschieden wird. Alternativ kann auch das Füllmaterial 10 aus amorphem Silizium bestehen und in situ oder sequentiell dotiert werden. Das dritte Füllmaterial 7 und das erste Füllmaterial 10 bilden eine zweite Kondensatorelektrode des Grabenkondensators. Durch einen Planarisierungsschritt wird das Füllmaterial 10 eben mit der Nitridschicht 3 ausgebildet.
  • In einem anschließenden Verfahrensschritt wird das Füllmaterial 10 (Fig. 2) teilweise aus dem Graben 4 entfernt. Die Oberkante des Füllmaterials 10 wird dabei bis auf eine Tiefe a unterhalb der Oberfläche des Siliziumsubstrats 1 rückgeätzt. Die Tiefe a ist kleiner als 30 nm, insbesondere zwischen 10 nm und 20 nm. Das Rückätzen des Füllmaterials 10wird mit einem Ätzverfahren welches eine hohe Selektivität gegenüber Oxid und Nitrid aufweist, durchgeführt. Dadurch wird die erwünschte Tiefe a mit einer relativ hohen Genauigkeit eingestellt. Vorteilhaft ist es, dieses Rückätzen des als Polysilizium ausgebildeten Füllmaterials 10 durch eine Nassätzung, beispielsweise unter Verwendung von KOH oder HF :HNO3 : CH3COOH, durchzuführen. Möglich ist auch eine reaktive Ionenätzung für die Beseitigung des Füllmaterials 10 anzuwenden, wobei dafür geeignete Chemikalien die Verbindungen SF6/NF3/HBr enthalten. Andere geeignete Chemikalien, welche Polysilizium selektiv gegenüber Oxid oder Nitrid ätzen, sind beispielsweise NF3/HBr oder CF4/O2 oder CF4/O2/Cl2.
  • Weiterhin kann ein Abweichen von der erwünschten Tiefe a dadurch vermindert werden, dass die Schichtdicke der Nitridschicht 3 vor dem Rückätzen des Füllmaterials 10 gemessen wird. Dadurch kann die Lage der Oberfläche des Substrats 1 bestimmt werden und die Zeitdauer des Ätzens des Füllmaterials 10 bis zur Tiefe a berechnet werden.
  • In einem nachfolgenden Verfahrensschritt wird die Isolationsschicht 9 durch eine Nassätzung bis zu einer Tiefe b (Fig. 3) entfernt. Als Bezugsniveau der Tiefe b wird wiederum die Oberfläche des Siliziumsubstrats 1 herangezogen. Die Tiefe b wird kleiner als 100 nm, insbesondere zwischen 70 nm und 90 nm ausgebildet. Das nasschemische Ätzen wird beispielsweise mit BHF während einer Zeitdauer von 200 bis 300 Sekunden durchgeführt. Durch den nasschemischen Ätzschritt kann das Entfernen der Isolationsschicht bis zur Tiefe b relativ genau erreicht werden. Da die Größe a durch diesen nasschemischen Ätzschritt nicht verändert wird, ist somit die absolute Größe des Kontaktierungsbereichs, die durch die Größe b minus a gegeben ist, sehr genau und nahezu toleranzfrei bezüglich der erwünschten Größe des Kontaktierungsbereichs herstellbar. Welches Bezugsniveau für die beiden Größen a und b gewählt wird ist unwesentlich. Wesentlich hingegen ist, dass die Größe der Öffnung des Kontaktierungsbereichs (Größe b minus a) unverändert bleibt. Sowohl die Tiefe a als auch die Tiefe b werden mit relativ geringen Toleranzabweichungen ausgebildet, wodurch auch die absolute Lage des Kontaktierungsbereichs im Bereich des Grabens 4 genau festgelegt werden kann.
  • Auf die durch die Linerbereiche 5a und 5b und die durch das Substrat 1 gebildeten Seitenwände des Grabens 4 sowie auf die Isolationsschicht 9 und die Oberfläche und den Seitenwänden des Füllmaterials 10 wird eine Zwischenschicht 11 abgeschieden. Die Zwischenschicht 11 ist im Ausführungsbeispiel als Nitridschicht mit einer Schichtdicke von etwa 1 nm ausgebildet und dient als Ätzstoppschicht und/oder als Schicht zur Verbesserung elektrischer Eigenschaften des Bauelements.
  • Gemäß Fig. 5 wird ein zweites Füllmaterial 12 in den Graben sowie auf der Oberfläche der Nitridschicht 3 abgeschieden. Das Füllmaterial 12 wird zum einen an den Randbereichen des Grabens 4, in denen die Isolationsschicht 9 entfernt wurde, im Bereich zwischen der Tiefe b minus der Dicke d bis zur Tiefe a minus der Dicke d abgeschieden. Zum anderen wird das Füllmaterial als u-förmige Deckschicht im oberen Bereich des Grabens 4 ausgebildet. Die Schichtdicke des Füllmaterials 12 auf der Nitridschicht 3 sowie in der u-förmigen Ausbildung im Graben 4 ist kleiner als 100 nm, insbesondere zwischen 40 nm und 70 nm. Das Füllmaterial 12 ist im Ausführungsbeispiel als undotiertes Polysilizium abgeschieden. Indem das Füllmaterial 12 undotiert ist, kann ein Ausdiffundieren von Dotierstoffatomen aus dem Füllmaterial 10 reduziert werden. Es kann auch vorgesehen sein, das Füllmaterial 12 dotiert abzuscheiden.
  • Das Füllmaterial 12 (Fig. 6) wird in einem weiteren Verfahrensschritt derart entfernt, dass das Füllmaterial 12 lediglich in denjenigen Randbereichen des Grabens 4 in denen die Isolationsschicht 9 entfernt wurde, im Bereich zwischen der Tiefe b minus der Dicke d bis zur Tiefe a bestehen bleibt. Die durch das zweite, elektrisch leitende Füllmaterial 12 gebildeten Kontaktierungsbereiche 13 und 14 weisen somit im Querschnitt des Grabens gemäß Fig. 6 eine streifenförmige Ausbildung auf und sind nicht miteinander verbunden. Bei einer nicht dargestellten räumlichen Ausbildung des Grabens 4 ist der Kontaktierungsbereich als ein näherungsweise hohlzylinderförmiger Kontaktbereich ausgebildet, falls der Graben 4 eine näherungsweise zylinderförmige Geometrie aufweist.
  • Es kann auch vorgesehen sein, die Kontaktierungsbereiche 13 und 14 (Fig. 6) mit einer derartigen vertikalen Ausdehnung auszubilden, die zwischen der Tiefe b minus der Dicke d und der Tiefe a minus der Dicke d liegt.
  • Da im allgemeinen die Dicke d sehr klein im Vergleich zur Größe b minus a ist, kann sie im Hinblick auf die Angabe der Öffnung des Kontaktierungsbereichs auch vernachlässigt werden.
  • Das Entfernen des Füllmaterials 12 kann beispielsweise durch einen nasschemischen Ätzprozess durchgeführt werden. Vorteilhaft ist es, wenn der Ätzprozess mit dem das Füllmaterial 12 entfernt wird, eine hohe Selektivität gegenüber Nitrid aufweist. Dadurch wird die Zwischenschicht 11 beim Rückätzen des Füllmaterials 12 nur gering angegriffen und die durch die Oberkante des Füllmaterials 10 definierte Tiefe a wird nicht verändert. Wird ein nasschemischer Ätzprozess verwendet, so bleibt die Tiefe a auch dann unverändert, wenn die Zwischenschicht 11 nicht vorhanden ist.
  • Wie der Speicherkondensator in dem Graben 4 ausgebildet wird, ist für die Erfindung unwesentlich, wesentlich hingegen ist es, wie der elektrische Kontaktierungsbereich bzw. der "buried strap" zwischen einem Speicherkondensator und einem Transistorbauelement in einem Speicherbauelement hergestellt wird.
  • Durch das erfindungsgemäße Verfahren ist es möglich, die Oberkante des Füllmaterials 10 relativ nah unterhalb der Oberfläche des Siliziumsubstrats 1 und somit die Tiefe a relativ klein auszubilden. Dies kann durch einen Ätzschritt, der vorteilhafterweise ein nasschemischer Ätzschritt mit hoher Selektivität gegenüber Oxid und Nitrid ist, erreicht werden. Die Tiefe a kann durch diesen Ätzschritt mit relativ kleinen Abweichungen hergestellt werden. Durch das Ausbilden der Zwischenschicht 11 auf der Oberfläche des Füllmaterials 10 wird erreicht, dass durch das Rückätzen des Füllmaterials 12 die bereits ausgebildete Oberkante des Füllmaterials 10 nicht weiter rückgeätzt wird. Dadurch können die vertikalen Ausdehnungen der im Querschnitt des Grabens 4 streifenförmig ausgebildeten Kontaktierungsbereiche 13 und 14 mit sehr geringen Toleranzen bezüglich der erwünschten vertikalen Ausdehnung hergestellt werden.
  • Insbesondere kann ein elektrischer Kontaktierungsbereich 13 und 14 entsprechend dem erfindungsgemäßen Verfahren beim Herstellen einer Speicherzelle mit einem Auswahltransistor und einem Grabenkondensator, wobei zwischen dem Grabenkondensator und dem Auswahltransistor der elektrischer Kontaktierungsbereich bereitgestellt wird, ausgebildet werden.
  • Derartige Speicherzellen werden in integrierten Schaltungen (ICs), wie beispielsweise Speichern mit wahlfreiem Zugriff (RAMs), dynamischen RAMs (DRAMs), synchronen DRAMs (SDRAMs), statischen RAMs (SRAMs), embedded DRAMs und nur Lese- Speichern (ROMs) verwendet.

Claims (15)

1. Verfahren zum Herstellen eines elektrischen Kontaktierungsbereichs in einer mikroelektronischen Halbleiterstruktur, das folgende Schritte aufweist:
a) Ausbilden eines Grabens (4) in einem Substrat (1),
b) Erzeugen einer die Grabenwand mindestens teilweise bedeckenden Isolationsschicht (9) und Auffüllen des Grabens (4) mit einem ersten elektrisch leitenden Füllmaterial (10),
c) Entfernen des ersten Füllmaterials (10) aus dem Graben (4) bis zu einer Tiefe a,
d) Entfernen der Isolationsschicht (9) bis zu einer Tiefe b die größer ist als die Tiefe a, und
e) Ausbilden des elektrischen Kontaktierungsbereichs (13, 14) an den Randbereichen des Grabens (4), in denen die Isolationsschicht (9) entfernt wurde, im Bereich zwischen der Tiefe b bis maximal zu einer prozessierten Oberkante der Füllung des Grabens (4).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die prozessierte Oberkante der Füllung des Grabens (4) durch die Oberfläche des ersten Füllmaterials (10) erzeugt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zumindest auf die horizontale Oberfläche des ersten Füllmaterials eine Zwischenschicht (10) mit einer Dicke d abgeschieden wird, durch deren Oberfläche die prozessierte Oberkante der Füllung des Grabens (4) erzeugt wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass dass der Verfahrensschritt d) derart durchgeführt wird, dass die Tiefe a unverändert bleibt.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Verfahrensschritt e) folgende Teilschritte aufweist:
a) Auffüllen zumindest der Bereiche, in denen die Isolationsschicht (9) bis in eine Tiefe b entfernt wurde, mit einem zweiten elektrisch leitenden Füllmaterial (12),
b) Entfernen des zweiten Füllmaterials (12) zumindest bis zur prozessierten Oberkante der Füllung des Grabens (4)
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass der Verfahrensschritt f) derart ausgeführt wird, dass das zweite Füllmaterial (12) zumindest in die Bereiche, in denen die Isolationsschicht (9) entfernt wurde, sowie als u-förmige Deckschicht an den Seitenwandbereichen des Grabens (4) und auf der prozessierten Oberkante der Füllung des Grabens (4) abgeschieden wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die durch das zweite Füllmaterial (12) gebildete u-förmige Deckschicht mit einer Schichtdicke kleiner als 100 nm, insbesondere mit einer Schichtdicke zwischen 40 nm und 70 nm, ausgebildet wird.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass auf dem Substrat (1) zumindest eine erste Schicht (3), insbesondere eine Nitridschicht, ausgebildet wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass eine Oxidschicht (2) zwischen dem Substrat (1) und der ersten Schicht (3) ausgebildet wird und ein Linerbereich (5a, 5b) horizontal angrenzend an die Oxidschicht (2) derart erzeugt wird, dass der Linerbereich (5a, 5b) Teilbereiche der Seitenwände des Grabens (4) bildet.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass der Linerbereich (5a, 5b) als Nitridbereich ausgebildet wird.
11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Tiefe a kleiner als 30 nm, insbesondere zwischen 10 nm und 20 nm ausgebildet wird.
12. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Tiefe b kleiner als 100 nm, insbesondere zwischen 70 nm und 90 nm ausgebildet wird.
13. Verfahren nach einem der Ansprüche 3 bis 12, dadurch gekennzeichnet, dass die Zwischenschicht (11) als Nitridschicht mit einer Dicke von etwa 1 nm ausgebildet wird.
14. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die im Verfahrensschritt b) ausgebildete Isolationsschicht (6, 9) vollständig die Grabenwand bedeckt, mit einem ersten Bereich (6) im unteren Bereich des Grabens (4) und einem 5 zweiten Bereich (9) im oberen Bereich des Grabens (4) ausgebildet wird und der Graben (4) mit einem dritten Füllmaterial (7) bis zum Übergang zwischen dem ersten Bereich (6) und dem zweiten Bereich (9) der Isolationsschicht (6, 9) aufgefüllt wird.
15. Verfahren zur Herstellung einer Speicherzelle mit einem Auswahltransistor und einem Grabenkondensator, wobei zwischen dem Grabenkondensator und dem Auswahltransistor ein elektrischer Kontaktierungsbereich (13, 14) nach einem oder mehreren der vorhergehenden Ansprüche bereitgestellt wird.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10328634B3 (de) * 2003-06-26 2004-10-21 Infineon Technologies Ag Verfahren zur Herstellung eines Buried-Strap-Kontakts für einen Speicherkondensator

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0949674A2 (de) * 1998-03-31 1999-10-13 Siemens Aktiengesellschaft Verfahren zur Herstellung eines vergrabenen Verbindungsstreifens für einen Grabenkondensator
US6040213A (en) * 1998-01-20 2000-03-21 International Business Machines Corporation Polysilicon mini spacer for trench buried strap formation
US6063657A (en) * 1999-02-22 2000-05-16 International Business Machines Corporation Method of forming a buried strap in a DRAM
US6066527A (en) * 1999-07-26 2000-05-23 Infineon Technologies North America Corp. Buried strap poly etch back (BSPE) process
EP1037281A1 (de) * 1999-03-17 2000-09-20 International Business Machines Corporation Dielektrische Schicht auf einem Grabenkondensator zum Selbstjustieren von Flachgräbenisolationsstrukturen
US6291286B1 (en) * 1998-07-31 2001-09-18 Promos Technology, Inc Two-step strap implantation of making deep trench capacitors for DRAM cells

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040213A (en) * 1998-01-20 2000-03-21 International Business Machines Corporation Polysilicon mini spacer for trench buried strap formation
EP0949674A2 (de) * 1998-03-31 1999-10-13 Siemens Aktiengesellschaft Verfahren zur Herstellung eines vergrabenen Verbindungsstreifens für einen Grabenkondensator
US6291286B1 (en) * 1998-07-31 2001-09-18 Promos Technology, Inc Two-step strap implantation of making deep trench capacitors for DRAM cells
US6063657A (en) * 1999-02-22 2000-05-16 International Business Machines Corporation Method of forming a buried strap in a DRAM
EP1037281A1 (de) * 1999-03-17 2000-09-20 International Business Machines Corporation Dielektrische Schicht auf einem Grabenkondensator zum Selbstjustieren von Flachgräbenisolationsstrukturen
US6066527A (en) * 1999-07-26 2000-05-23 Infineon Technologies North America Corp. Buried strap poly etch back (BSPE) process

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10328634B3 (de) * 2003-06-26 2004-10-21 Infineon Technologies Ag Verfahren zur Herstellung eines Buried-Strap-Kontakts für einen Speicherkondensator
US7163857B2 (en) 2003-06-26 2007-01-16 Infineon Technologies Ag Buried strap contact for a storage capacitor and method for fabricating it

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