DE10302117A1

DE10302117A1 - Verfahren zum Erzielen hoher selbstjustierender Vorsprünge für vertikale Gates relativ zur Trägerisolationsebene

Info

Publication number: DE10302117A1
Application number: DE10302117A
Authority: DE
Inventors: Klaus Hummler
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2002-01-25
Filing date: 2003-01-21
Publication date: 2003-09-11
Anticipated expiration: 2023-01-22
Also published as: US6617213B2; DE10302117B4; US20030143809A1

Abstract

Ein Transistor mit vertikalem Gate weist einen Gate-Vorsprung (14) auf, der sich, um eine Wortleitung zu kontaktieren, über die Oberfläche des Substrats (20) hinaus erstreckt. Der Vorsprung wird aus einem ersten Material (26) und einem zweiten Material (28) mit unterschiedlichen selektiven Ätzcharakteristiken ausgebildet. Das zweite Material (28) wird in einer Einsenkung im ersten Material (26) ausgebildet, und das erste Material (26) wird dann selektiv im wesentlichen zurückgeätzt, wobei das zweite Material zurückbleibt und sich im wesentlichen über das umgebende Substrat hinaus erstreckt. Der Gate-Vorsprung (14) kann dann ein dickes Arraydeckoxid (34) aufnehmen, und das spätere chemisch-mechanische Polieren kann in einem breiten Prozeßfenster vorgenommen werden.

Description

TECHNISCHES GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft allgemein die Herstellung von Speichern und insbesondere ein Verfahren zum Erzielen hoher selbstjustierender Vorsprünge für vertikale Gates relativ zur Trägerisolationsebene.

HINTERGRUND DER ERFINDUNG

Ein treibender Beweggrund bei dem Design und der Architektur kommerzieller Speicherzellen ist der Wunsch, mehr Speicherkapazität in eine kleinere integrierte Schaltung zu packen. Dieses Ziel beinhaltet notwendigerweise widerstreitende Kompromisse hinsichtlich Kosten, Schaltungskomplexität, Verlustleistung, Ausbeute, Leistung und dergleichen. Grabenkondensatoren sind in der Technik als eine Architektur bekannt, durch die die Gesamtgröße der Speicherzelle (hinsichtlich des Flächeninhalts oder der nutzbaren Chipfläche) reduziert wird. Die Größenreduktion wird erzielt, indem man ein planares Kondensatorelement der Speicherzelle nimmt und den Kondensator statt dessen in einem Graben ausbildet, was auch als ein tiefer Graben bekannt ist. Wie in der Technik bekannt ist, enthält eine typische DRAM-Zelle einen Kondensator, in dem eine Ladung (oder je nach dem Zustand der Zelle keine Ladung) gespeichert ist, und einen Durchlaßtransistor, der dazu verwendet wird, während des Schreibens den Kondensator zu laden und während des Leseprozesses die Ladung auf dem Kondensator zu einem Leseverstärker durchzulassen. Noch eine weitere Verbesserung bei der Geometrie und Leistung des Bauelements bewirkt man, indem auch der Durchlaßtransistor vertikal ausgebildet wird, bevorzugt im oberen Gebiet des tiefen Grabens, in dem der Grabenkondensator ausgebildet ist.

Bei der gegenwärtigen DRAM-Mikrochipherstellung isoliert ein anderer Graben, ein Isolationsgraben, die verschiedenen Zellen des Speicherchips voneinander. Der Isolationsgraben verringert verschiedene, mit dicht gepackten Speicherzellen verbundene Probleme, wie etwa die Ausdiffundierung vergrabener Schichten, Leckstrom und dergleichen.

Bei einer Stufe des Herstellungsprozesses des Speicherchips, wie etwa des DRAM-Chips, wird der Isolationsgraben in der Regel mit einem Isolationsgrabenoxid (ITO) gefüllt, um die Isolationsfunktion des Isolationsgrabens zu unterstützen. An einem gewissen Punkt bei der Chipherstellung jedoch muß der Isolationsgraben mit seinem ITO planarisiert werden, so daß über dem Isolationsgraben die entsprechenden elektrischen Verbindungen hergestellt werden können, ohne daß es zu einem elektrischen Kurzschluß kommt.

Im Stand der Technik wird die Höhe der Planarisierung des Isolationsgrabens durch die Höhe einer Padnitridschicht bestimmt, einer vorübergehenden Isolationsschicht, die das Siliziumgebiet um den tiefen Graben herum bedeckt. Ungeachtet der Höhe der Padnitridschicht wird dies auch die Höhe sein, bis auf die der Isolationsgraben planarisiert wird. Für den Isolationsgraben gibt es nach der Planarisierung eine größte zulässige Höhe; ansonsten wäre die Stufenhöhe zwischen dem Isolationsgraben und dem benachbarten Siliziumgebiet zu groß. Diese übermäßige Stufenhöhe verursacht später im Herstellungsprozeß Schwierigkeiten. Beispielsweise werden in einem späteren Bearbeitungsschritt Wortleitungen ausgebildet, die die verschiedenen Speicherzellen im Array miteinander verbinden, und diese Wortleitungen müssen über die Stufe verlaufen. Das Material der Wortleitung, in der Regel Wolfram oder Wolframsilizid, wird bei der Strukturierung der Wortleitungen möglicherweise im Gebiet der Stufenhöhe nicht vollständig weggeätzt, was zu Kurzschlüssen zwischen benachbarten Wortleitungen führt. Die Oberseite der Padnitridschicht sollte deshalb auf eine geringe Höhe eingestellt sein, damit ein ausreichender Planarisierungsgrad des Isolationsgrabens ermöglicht wird, ohne daß eine übermäßige Stufenhöhe verursacht wird.

Es gibt jedoch auch eine Mindesthöhe für Vorsprünge für die vertikalen Gates, die erforderlich sind, um die Wortleitungen zu kontaktieren. Diese Vertikal-Gate-Vorsprünge müssen so hoch sein, daß sie über ein über dem Arraygebiet ausgebildetes Arraydeckoxid (ATO) hervorstehen. Das ATO stellt sicher, daß vorbeilaufende Wortleitungen ausreichend von den aktiven Gebieten isoliert sind. Die Vertikal-Gate-Vorsprünge müssen jedoch die aktiven Wortleitungen kontaktieren. Der Vertikal-Gate-Vorsprung sollte deshalb ausreichend hoch ausgelegt sein, damit eine ausreichende Menge an Arraydeckoxid eine vorbeilaufende Wortleitung vor etwaigen unerwünschten Wechselwirkungen mit etwaigen aktiven Gebieten isolieren kann.

Im Stand der Technik bestimmt jedoch die Planarisierung des Isolationsgrabens auf die Höhe der Padnitridschicht nachteiligerweise auch die Höhe der Vertikal-Gate-Vorsprünge. Sowohl der Isolationsgraben als auch die Vertikal-Gate-Vorsprünge werden gleichzeitig auf die Höhe des den Vertikal- Gate-Vorsprung umgebenden Padnitrids chemisch-mechanisch poliert (CMP), wobei die Schicht aus Arraydeckoxid später hinzugefügt wird. Beim Polierschritt gibt es keine Möglichkeit, zwischen dem Isolationsgraben und dem Vertikal-Gate- Vorsprung zu unterscheiden.

Durch diese oben erwähnte Entsprechung zwischen der Höhe des Padnitrids und sowohl dem Isolationsgraben als auch dem Vertikal-Gate-Vorsprung kommt es zu einem Problem. Durch die obigen Einschränkungen, nämlich eine geringere Padnitridhöhe für die Planarisierung des Isolationsgrabens, aber eine größere Padnitridhöhe, um höhere Vertikal-Gate-Vorsprünge herzustellen, ergeben sich widersprüchliche Anforderungen. Es wäre vorteilhaft, ein Verfahren zur Herstellung eines Vertikal-Gate-Vorsprungs mit einer größeren Höhe zu haben, das weder durch die Höhe des Padnitrids noch durch die Notwendigkeit des Planarisierens des Trägerisolationsgrabens vorgegeben wird. Was in der Technik benötigt wird, ist somit ein Verfahren zum Herstellen höherer Vertikal-Gate- Vorsprünge, die die Mängel des Stands der Technik überwinden.

KURZE DARSTELLUNG DER ERFINDUNG

Unter einem Aspekt stellt die vorliegende Erfindung ein Verfahren zum Herstellen eines Transistors mit einem vertikalen Gate bereit. Das Verfahren beinhaltet das Ausbilden eines Grabens in einem Halbleitersubstrat, wobei die Fläche des Grabens in mindestens eine Richtung durch eine auf dem Halbleitersubstrat ausgebildete Padschicht definiert wird, und das Ausbilden eines Gateleiters im Graben. Das Verfahren beinhaltet weiterhin das Ausbilden einer Einsenkung im Graben und teilweises Füllen der Einsenkung mit einer konformen leitenden Schicht, wobei eine erste Einsenkung in der konformen leitenden Schicht zurückbleibt, und das mindestens teilweise Füllen der ersten Einsenkung mit einer zweiten leitenden Schicht. Die konforme Schicht wird bis auf eine Höhe geätzt, die mit der Padschicht im wesentlichen koplanar ist, wonach die Padschicht entfernt wird. Das Verfahren beinhaltet weiterhin das Rückätzen der konformen leitenden Schicht auf eine Höhe unterhalb einer oberen Oberfläche des Halbleitersubstrats, das Ausbilden einer Linerschicht auf dem Halbleitersubstrat, dem Gateleiter und der zweiten leitenden Schicht.

Unter einem weiteren Aspekt stellt die Erfindung einen Transistor mit vertikalem Gate bereit, der folgendes umfaßt: einen in einem Halbleitersubstrat ausgebildeten Graben, ein an der Seitenwand des Grabens ausgebildetes Gateoxid und einen im Graben ausgebildeten Gateleiter. Der Transistor enthält weiterhin einen Vorsprung für das vertikale Gate, der über die Oberfläche des Halbleitersubstrats vorsteht. Der Vorsprung für das vertikale Gate enthält ein leitendes erstes Gebiet, das den im Graben ausgebildeten Gateleiter kontaktiert und sich eine erste Strecke über dem Halbleitersubstrat erstreckt, ein leitendes zweites Gebiet, das das erste Gebiet kontaktiert und sich über dem ersten Gebiet erstreckt, wobei das leitende zweite Gebiet und das erste leitende Gebiet unterschiedliche Ätzwiderstandscharakteristika aufweisen, und einen Gatekontakt, der über dem zweiten leitenden Gebiet ausgebildet ist und dieses kontaktiert.

Unter noch einem weiteren Aspekt stellt die vorliegende Erfindung eine Speicherzelle bereit, die folgendes umfaßt: einen in einer oberen Oberfläche eines Halbleitersubstrats ausgebildeten Graben, einen in einem unteren Teil des Grabens ausgebildeten Kondensator, der eine vergrabene Schicht neben dem Graben, eine an einer Seitenwand des Grabens ausgebildete Isolatorschicht und einen im unteren Teil des Grabens ausgebildeten Leiter umfaßt und ein elektrisch mit dem Kondensator gekoppeltes leitendes Buried-Strap-Gebiet (vergrabene Brücke). Die Speicherzelle enthält weiterhin ein an einer Seitenwand eines oberen Teils des Grabens ausgebildetes Gateoxid und einen im oberen Teil des Grabens ausgebildeten Gateleiter. Die Speicherzelle enthält weiterhin einen sich über die obere Oberfläche des Halbleitersubstrats hinaus erstreckenden Gate-Vorsprung. Der Gate-Vorsprung enthält ein am Gateleiter ausgebildetes erstes Material, das von einem vorgewählten Ätzmittel geätzt werden soll, und ein am ersten Material ausgebildetes zweites Material, das gegenüber dem Ätzen durch das vorgewählte Ätzmittel widerstandsfähig sein soll. Das erste Material und das zweite Material stellen ein leitendes Element bereit, das den Gateleiter auf eine Höhe einer Verdrahtungsebene über der Speicherzelle erweitert.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die obigen Merkmale der vorliegenden Erfindung lassen sich anhand einer Betrachtung der folgenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen besser verstehen. Es zeigen:
Fig. 1a in Draufsicht einen Teil eines Speicherzellenarrays, in dem bevorzugte Ausführungsformen der vorliegenden Erfindung mit Vorteil eingesetzt werden können;
Fig. 1b einen Querschnitt durch das aktive Gebiet des in Fig. 1a dargestellten Speicherzellenarrays;
Fig. 2 bis 11 Zwischenschritte bei der Ausbildung eines Transistors mit vertikalem Gate bevorzugter Ausführungsform;
Fig. 12 ein Verfahren zum Erzielen von selbstausrichtenden höheren Vorsprüngen für die vertikalen Gates relativ zur Trägerisolationsebene, die gemäß den Grundlagen der vorliegenden Erfindung ausgebildet sind;
Fig. 13 einen Querschnitt durch einen Transistor mit vertikalem Gate bevorzugter Ausführungsform in einer Speicherzelle.

AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN

Fig. 1a veranschaulicht in Draufsicht einen Teil eines Speicherzellenarrays 10. Jede Speicherzelle enthält einen tiefen Graben 12, von dem mehrere gezeigt sind. Im tiefen Graben 12 ist ein Gateleiter (in der Regel Polysilizium oder dergleichen) ausgebildet, über dem ein Vertikal-Gate- Vorsprung 14 ausgebildet ist. Der Deutlichkeit halber ist nur ein Vorsprung 14 gezeigt, obwohl ein Vertikal-Gate- Vorsprung in jedem tiefen Graben ausgebildet ist, wie unten ausführlicher beschrieben wird. Der Fachmann erkennt, daß in der Figur mehrere Merkmale einer Speicherzelle, die zum Verständnis der Erfindung nicht erforderlich sind, weggelassen worden sind. Man beachte, daß die Speicherzellen in der horizontalen Richtung weiter auseinander liegen als in der vertikalen Richtung. Während für den horizontalen Abstand in der Regel das Dreifache der Mindestmerkmalgröße oder "3F" ausreichend ist, um einen unerwünschten Stromfluß zwischen Zellen zu verhindern, reicht für den vertikalen Abstand in der Regel nur 1F nicht aus. Aus diesem Grund werden Isolationsgräben (IT) als horizontal verlaufende Gräben ausgebildet, die benachbarte Reihen des Speicherzellenarrays trennen. Wie oben erläutert, werden die Isolationsgräben in der Regel mit einem IT-Oxid 18 gefüllt. In Fig. 1a ist außerdem eine Wortleitung 16 gezeigt, die über den Gräben und Gate- Vorsprüngen liegt und die Gate-Vorsprünge elektrisch kontaktiert, wie dem Fachmann gut bekannt ist.
Fig. 1b zeigt eine Querschnittsansicht einer beispielhaften Speicherzelle von Fig. 1a, die veranschaulicht, wie die vertikalen Enden des tiefen Grabens 12 durch Isolationsgräben, die mit einem IT-Oxid 18 gefüllt sind, abgeschnitten sind. In dem in Fig. 1b gezeigten Schritt sind die Isolationsgräben ausgebildet und mit IT-Oxid 18 gefüllt worden, das über einen CMP-Prozeß planarisiert worden ist. Die in Fig. 1b dargestellte Zwischenstruktur kann man unter Verwendung wohlbekannter standardmäßiger Halbleiterspeicherprozeßschritte erhalten. Weitere Einzelheiten hinsichtlich der Ausbildung der Zwischenstruktur (und späterer Verarbeitungsschritte) findet man in der am 22. Juni 2001 eingereichten eigenen, gleichzeitig anhängigen Patenanmeldung Nr. 09/888,202 mit dem Titel "Memory Cell Layout with Double Gate Vertical Array Transistors", die durch Bezugnahme hier aufgenommen ist. Man beachte, daß der tiefe Graben bereits zuvor ausgebildet und mit einem Gatematerial wie etwa Polysilizium 15 gefüllt worden ist. Das Polysilizium- Gatematerial 15 wird ebenfalls während des CMP-Prozesses planarisiert, der das IT-Oxid 18 planarisiert. Obwohl es wünschenswert ist, die IT-Gräben wie oben erläutert auszubilden, ist es unerwünscht, dabei die Höhe des Vertikal- Gate-Vorsprungs zu reduzieren.
Nunmehr unter Bezugnahme auf Fig. 2 ist ein Teil einer beispielhaften Speicherzelle im Querschnitt entlang der in Fig. 1a gezeigten Linie 2-2 dargestellt. Man beachte, daß der Isolationsgraben 18 in der Figur nicht dargestellt wird, weil der Querschnitt von Fig. 2 entlang der horizontalen Achse verläuft. Die in Fig. 2 dargestellte Struktur ist jedoch in dem gleichen Zwischenprozeßschritt gezeigt wie bei Fig. 1b. In Fig. 2 ist eine Padnitridschicht 22 zu sehen, die den Vertikal-Gate-Vorsprung in horizontaler Richtung definiert. Außerdem ist die dünne Gateoxidschicht 23 gezeigt, die an den Seitenwänden des tiefen Grabens 12 ausgebildet worden ist, wie in der Technik bekannt ist. Wie oben erläutert ist die in Fig. 2 gezeigte Zwischenstruktur das Ergebnis des CMP-Schritts, bei dem das IT-Oxid 18 (Fig. 1b) planarisiert worden ist, was auch zur Planarisierung der Polysiliziumschicht 15 für das vertikale Gate und der Nitridschicht 22 führt. Wie oben erläutert, ist es wünschenswert, die Höhe des Vertikal-Gate-Vorsprungs relativ zu den umgebenden Gebieten und dem später abgeschiedenen ATO zu maximieren. Die folgende Erläuterung liefert einen Prozeß bevorzugter Ausführungsform, um diese Aufgabe zu erreichen. Die Padnitridschicht 22 würde im Stand der Technik in der Regel an diesem Punkt im Herstellungsprozeß entfernt werden. Wie unten erläutert wird, wird die Padnitridschicht vorteilhafterweise für spätere Bearbeitungsschritte beibehalten, damit man einen selbstjustierenden Prozeß erhält.
Wie in Fig. 3 demonstriert, wird bei einer bevorzugten Ausführungsform der vorliegenden Erfindung das Polysilizium 15 abgelöst und unter Verwendung einer gegenüber dem Padnitrid 22 selektiven Ätzung, wie etwa CDE oder eines anderen wohlbekannten selektiven Ätzprozesses, eingesenkt. Die Polysiliziumschicht 15 wird bevorzugt im Tiefenbereich von 300 bis 1000 Angström bis unter die Höhe der Oberfläche des umgebenden Siliziums geätzt. Die Einsenkung sollte sich am oberen Ende nicht unter die Höhe der nicht gezeigten Draindiffusion für den Durchlaßtransistor erstrecken, in der Regel im Bereich von 100 nm.
Indem das Padnitrid 310 an diesem Punkt nicht abgelöst wird, hat dies den Vorteil, daß der offenbarte Prozeß selbstjustierend ist. Mit anderen Worten geht die Festlegung der Plazierung des tiefen Grabens verloren, wenn das Padnitrid 310 abgelöst wird. Obwohl der vertikale Vorsprung im Stand der Technik tatsächlich über den vertikalen Graben vorragt, ist die Höhe des vertikalen Vorsprungs in der Regel nur so groß wie die Höhe des Padnitrids nach dem Isolationsgraben- CMP.
Als nächstes wird in Fig. 4 eine konforme Schicht 26 sowohl auf dem Padnitrid 22 als auch auf dem eingesenkten Polysilizium 15 abgeschieden. Die konforme Schicht 26 ist bevorzugt dotiertes Polysilizium, obwohl dem Durchschnittsfachmann andere Materialien bekannt sind. Die konforme Schicht 26 sollte über alle Oberflächen, sowohl horizontale als auch vertikale, sowohl des Padnitrids 22 als auch des eingesenkten Polysiliziums 15 hinweg eine im wesentlichen gleichförmige Dicke aufweisen.
Bei einer bevorzugten Ausführungsform ist die konforme Schicht 26 300 bis 400 Angström dick. Bei den bevorzugten Ausführungsformen ist es wünschenswert, daß die Einsenkung in der Polysiliziumschicht 15 nicht vollständig mit der konformen Schicht 26 ausgefüllt wird, damit eine Einsenkung zurückbleibt, die später mit einem anderen leitenden Material, wie etwa einer Silizium-Germanium-Schicht 28, gefüllt wird. Angesichts dieser Einschränkung ist eine gewünschte Dicke oder ein Bereich von Dicken eine Frage der Wahl bei der Auslegung. Nach der Abscheidung der konformen Polysiliziumschicht 26 sollte sich in der Mitte der konformen Schicht 26 immer noch ein Hohlraum befinden, da die konforme Schicht 26die durch das eingesenkte Polysilizium 15 erzeugte Einsenkung nur teilweise füllt. Dieser Hohlraum wird dann wiederum zum Beispiel mit Silizium-Germanium 28 gefüllt, wie in Fig. 4 gezeigt. Die Auswahl der konformen Schicht 26 als Polysilizium und der zweiten leitenden Schicht 28 als Silizium-Germanium ist eine Frage der Designauslegung. Die wichtige Eigenschaft der beiden Schichten besteht, wie unten klar wird, darin, daß die konforme Schicht 26 solche Eigenschaften aufweisen soll, daß sie relativ zur Schicht 28 selektiv geätzt werden kann. Für die Schichten 26 und 28 könnten mehrere Kombinationen wohlbekannter leitender Halbleitermaterialien mit selektiven Ätzeigenschaften verwendet werden.
Die konforme Schicht 26 wird dann beispielsweise unter Verwendung eines CDE-Prozesses selektiv auf die Höhe des Padnitrids 22 zurückgeätzt, wenngleich der Fachmann erkennt, daß man routinemäßig bei der Designauslegung andere selektive Ätzprozesse auswählen kann, was zu der in Fig. 5 gezeigten Struktur führt. Da das Ätzmittel gegenüber Silizium- Germanium selektiv ist, wird die Schicht 28 während des Schritts nicht zurückgeätzt, weshalb die Schicht 28 nach der selektiven Ätzung über die Schicht 26 vorragt. Die Silizium- Germanium-Schicht 28 sollte deshalb vorteilhafterweise höher als das Padnitrid 22 vorragen.
Wie in Fig. 6 gezeigt, wird das Padnitrid 22 dann mit einem Nitridätzmittel wie etwa heißer Phosphorsäure abgelöst, um das darunterliegende Siliziumgebiet freizulegen. Man beachte, daß vor dem Ablösen des Padnitrids 22 in der Regel eine Oxidendglasierung stattfindet, um eine etwaige Restoxidschicht zu entfernen, die sich während vorausgegangener Prozeßschritte auf der Oberfläche des Padnitrids 22 bildet. Die resultierende Struktur, wie sie in Fig. 6 gezeigt ist, weist ein vorstehendes Strukturmerkmal auf, das aus der zurückbleibenden konformen Schicht 26 und der Silizium- Germanium-Schicht 28 gebildet ist.
Fig. 7 veranschaulicht die Ausbildung einer Ausnehmung 30 um dem Umfang des Gateleiters herum, indem die konforme Schicht 26 selektiv weggeätzt wird. Zur Erzeugung der Ausnehmung 30 wird in den bevorzugten Ausführungsformen, bei denen die konforme Schicht Polysilizium umfaßt, während die zweite leitende Schicht Silizium-Germanium umfaßt, in der Regel Ammoniumhydroxid oder ein ähnliches Ätzmittel verwendet. Man beachte, daß durch die Ätzung ein Teil der konformen Schicht 26 unter der zweiten leitenden Schicht 28 hinterschnitten wird. Durch die Ätzungen kann auch ein Teil des Polysilizium-Gateleiters 15 zurückgeätzt werden.
Die Ausnehmung 30 bildet allgemein einen Hohlraum für die Einführung von Isoliermaterial, wie etwa Nitridlinern, wie sie in Fig. 8 unten ausführlich beschrieben sind. Weitere Einzelheiten hinsichtlich der vorteilhaften Merkmale beim Ausbilden der Ausnehmung 30 und von Prozessen dafür werden in der am 28. September 2001 eingereichten eigenen, gleichzeitig anhängigen Patentanmeldung Nr. 09/966,644 mit dem Titel "An Integrated Spacer for Gate/Source/Drain Isolation in a Vertical Array Structure" geliefert, die unter Bezugnahme hierin aufgenommen ist. Ein vorteilhaftes Merkmal eines Bauelements, das mit einer mit einem Isolator gefüllten Ausnehmung 30 ausgebildet ist, besteht darin, daß das Bauelement gegenüber einer Fehlausrichtung bei den später ausgebildeten Gatekontakten toleranter ist.
Als nächstes wird der Nitridliner 32 ausgebildet, wie in Fig. 8 dargestellt. Dies erfolgt in der Regel in einem zweistufigen Prozeß. Bei der ersten Stufe wird eine konforme Nitridschicht aufgetragen, die die Ausnehmung 30 füllt, sowie die planaren Oberflächen darauf ausgebildet. Dann wird diese Nitridschicht von der planaren Oberfläche aus zurückgeätzt. Heim zweiten Schritt wird eine weitere Nitridschicht konform über den planaren Oberflächen ausgebildet, wodurch sich der Nitridliner 32 ergibt. Der Nitridliner 32 verkapselt den Gate-Vorsprung vollständig, wodurch der Vorsprung selbst im Fall einer Fehlausrichtung von später ausgebildeten Bitleitungskontakten isoliert wird.
In Fig. 9 wird dann ein Arraydeckoxid (ATO) 34, das ein Isolator ist, auf dem Siliziumnitridliner 32 abgeschieden. Das ATO wird in der Regel konform abgeschieden, was zur Ausbildung eines großen Höckergebiets 35 über dem vorstehenden Gate-Vorsprung führt. Das ATO wird bevorzugt bis zu einer Dicke im Bereich von etwa 600 bis 800 Angström abgeschieden. Dann wird das ATO einer CMP-Planarisierung unterzogen, wie in Fig. 10 gezeigt. Nach dem CMP kann die Dicke des ATO nach dem CMP in der Regel etwa 300 Angström betragen. Dieser CMP-Schritt entfernt auch denjenigen Teil des Nitridliners 32, der über der Oberseite des aus der zweiten leitenden Schicht 28 ausgebildeten Gate-Vorsprungs liegt. Dadurch wird ein Kontaktfenster zum Gate-Vorsprung geöffnet. Man beachte, daß die anderen Teile des Gate-Vorsprungs immer noch durch den Nitridliner 32 isoliert sind, einschließlich des Teils des Nitridliners 32, der die Ausnehmung 30 füllt.
In Fig. 11 wird ein strukturierter Gatekontakt 38 auf dem Gate-Vorsprung ausgebildet und kontaktiert diesen. Dann wird ein Nitridliner 40 an den Seitenwänden des strukturierten Gatekontakts 38 ausgebildet, wie in der Technik bekannt ist.
In Fig. 12 offenbart ein Verfahren zum Erzielen selbstjustierender höherer Vertikal-Gate-Vorsprünge relativ zu der Trägerisolationsebene 1200, die gemäß den Grundlagen der vorliegenden Erfindung ausgebildet sind.
Bei einem Schritt 1210 des tiefen Grabens wird in einem Siliziumwafer ein tiefer Graben ausgebildet. Das Padnitrid wird um den tiefen Graben herum geschichtet, und der tiefe Graben wird bis zur Oberseite des Padnitrids mit dotiertem Polysilizium gefüllt. Verschiedene Verfahren zur Ausbildung tiefer Gräben sind in der Technik wohlbekannt und werden deshalb nicht näher beschrieben.
Als nächstes wird in einem Schritt 1220 für eine selektive Ätzung das dotierte Polysilizium dann eingesenkt und geätzt, wobei ein Ätzschritt verwendet wird, der das Padnitrid oder die Siliziumträgerisolationsebene nicht ätzt. Das dotierte Polysilizium kann in der Regel zwischen 300 und 1000 Angström unter das Trägersilizium hinuntergeätzt werden.
Als nächstes wird in einem Schritt 1230 für konformes Polysilizium und Germanium konformes Polysilizium in den in dem dotierten Polysilizium durch das selektive Ätzen des Schritts 1220 erzeugten Hohlraum geschichtet. Dann wird Silizium-Germanium in den im konformen Polysilizium zurückbleibenden Hohlraum abgeschieden. Der Fachmann erkennt, daß nach der Ausbildung der konformen Schichten eine Rückätzung oder ein CMP-Schritt ausgeführt werden muß, wie oben unter Bezugnahme auf die Fig. 1 bis 5 beschrieben ist.
Nach der Ausführung des Schritts 1230 erfolgt ein Schritt 1240 für das Einsenken des konformen Polysiliziums. Bei dem Schritt 1240 für das Einsenken des konformen Polysiliziums wird eine Ätzung verwendet, die sowohl gegenüber Padnitrid als auch Silizium-Germanium selektiv ist. Bei einer bevorzugten Ausführungsform wird das konforme Polysilizium so weggeätzt, daß es mit der Oberseite des Padnitrids im wesentlichen bündig ist. Durch dieses Ätzen kann das Silizium- Germanium von dem verbleibenden konformen Polysilizium nach oben vorstehen.
Als nächstes wird ein Schritt 1250 für das Nitridpadablösen vorgenommen. Als erstes findet, wie in Fig. 6 oben detailliert gezeigt, eine Entglasierung statt, um etwaige native Oxide auf der Nitridschicht zu entfernen. Nach der Entglasierung wird das Padnitrid weggeätzt, wobei ein Ätzmittel verwendet wird, das gegenüber Silizium-Germanium, Polysilizium und dem darunterliegenden Trägersilizium selektiv ist. Nachdem der Schritt 1250 für die Nitridpadablösung vorgenommen worden ist, ragt mindestens ein Teil des Silizium- Germaniums über den Siliziumträger vor, der zuvor von dem Nitridpad bedeckt war.
Als nächstes wird ein Schritt 1260 für die Herstellung von Ausnehmungen vorgenommen. Das konforme Polysilizium wird weggeätzt, um um das Silizium-Germanium herum eine Ausnehmung zu erzeugen. Die Ausnehmungen werden bevorzugt horizontal von der Oberseite des Siliziumträgers bis zur Oberseite des eingesenkten Polysiliziums gemessen. Die Verwendung von Ausnehmungen und die Theorie über sie sind unter Bezugnahme auf Fig. 7 oben beschrieben worden und werden deshalb nicht näher beschrieben.
Als nächstes wird in einem Schritt 1270 der Hinzufügung einer Nitridschicht ein Liner aus Siliziumnitrid auf die freiliegenden Bereiche des Siliziumträgers und über alle freiliegenden Bereiche des Silizium-Germaniums geschichtet, wodurch auf der Ausnehmungsschicht ein Zapfen aus Silizium- Germanium erzeugt wird. Eine getrennte Füllung der Ausnehmung mit SiN wird wie oben beschrieben bevorzugt, da der hier beschriebene SiN-Liner in der Regel zu dünn ist, um die Ausnehmung vollständig zu füllen. Der Siliziumnitridliner wirkt als ein Isolator.
Als nächstes wird bei einem Schritt 1280 für ein Arraydeckoxid eine isolierende Schicht aus ATO um das in dem Siliziumnitridliner eingeschlossene Silizium-Germanium herum geschichtet. Bei einer bevorzugten Ausführungsform ist die obere Oberfläche des ATO um das (in dem Siliziumnitridliner eingeschlossene) Silizium-Germanium herum im wesentlichen mit der Oberseite des Siliziumnitridliners auf dem Silizium- Germanium bündig. Bei einer weiteren bevorzugten Ausführungsform kann auch das ATO auf den ganzen Siliziumnitridliner geschichtet werden, um eine im wesentlichen planare Oberfläche herzustellen, d. h., das ATO wird alle Oberflächen des Wafers bedecken.
Als nächstes wird in einem CMP-Schritt 1290 ein CMP am ATO vorgenommen. Bei einer Ausführungsform wird das ATO chemisch-mechanisch poliert, so daß es mit der Oberseite des Silizium-Germaniums im wesentlichen bündig ist, d. h., der Siliziumnitridliner auf dem Silizium-Germanium ist chemischmechanisch poliert worden und liegt nicht mehr vor. Nun kann das Silizium-Germanium elektrische Signale von einer anderen Quelle durch die Ausnehmungsschicht (die ein eingesenktes konformes Polysilizium ist) hinunter durch das eingesenkte Polysilizium und dann in den Bereich des tiefen Grabens leiten.
Schließlich wird bei einem Schritt 1295 für einen strukturierten Gatekontakt ein aus einem leitenden Material hergestellter strukturierter Gatekontakt auf dem Silizium- Germanium plaziert. Bei einer bevorzugten Ausführungsform ist der strukturierte Gatekontakt auch von einem Siliziumnitridliner als Isolator umgeben.
Der strukturierte Gatekontakt leitet elektrische Signale durch das Silizium-Germanium und durch die Ausnehmungsschicht (die dotiertes und eingesenktes konformes Polysilizium ist) durch das eingesenkte Polysilizium selbst hinunter bis zu den verschiedenen aktiven Bereichen des tiefen Grabens. Der strukturierte Gatekontakt befindet sich auf dem Silizium-Germanium, und das Silizium-Germanium ist auf einer höheren vertikalen Ebene angeordnet, was einen Zapfen erzeugt, der relativ höher angeordnet ist als der, den man im Stand der Technik findet.
Fig. 13 veranschaulicht eine beispielhafte Speicherzelle, die unter Verwendung der Strukturen und Verfahren einer bevorzugten Ausführungsform der vorliegenden Erfindung ausgebildet wird. In einem tiefen Graben 12 ist ein Speicherkondensator ausgebildet. Eine vergrabene Platte bzw. ein vergrabenes Gebiet 126 bildet eine Platte des Kondensators. Bei den bevorzugten Ausführungsformen ist die vergrabene Platte 126 ein stark dotiertes Gebiet, bevorzugt N-dotiert, das in einem Volumenhalbleitersubstrat vom p-Typ ausgebildet ist. Alternativ könnte die vergrabene Platte 126 auch ein Gebiet vom p-Typ sein, das in einem Volumensubstrat vom n-Typ oder einer Wanne vom n-Typ ausgebildet ist, die in einem Substrat vom p-Typ ausgebildet ist. Eine dünne dielektrische Schicht wie etwa aus Oxid oder Nitrid oder einer beliebigen Kombination beider oder einem beliebigen anderen Material mit einem hohen k-Wert im um den Umfang des tiefen Grabens 20 herum ausgebildeten Gebiet 128 bildet das Kondensatordielektrikum, und im unteren Gebiet des tiefen Grabens 20 ausgebildetes dotiertes Polysilizium, bevorzugt vom n-Typ, bildet die andere Platte des Speicherkondensators. Bei den bevorzugten Ausführungsformen erstreckt sich der resultierende Gate- Vorsprung mindestens 90 nm über die Halbleiteroberfläche, wenngleich Vorsprünge mit einer größeren oder geringeren Höhe eindeutig innerhalb des angestrebten Umfangs der vorliegenden Erfindung liegen.
Fig. 13 veranschaulicht auch das obere Gebiet des tiefen Grabens 20. Das obere Gebiet des tiefen Grabens 20 enthält ein dotiertes Gatepolysilizium 134 (bevorzugt vom N-Typ, bei anderen Ausführungsformen könnte eine Dotierung vom P-Typ verwendet werden) und das Gateoxid 136. Das obere Gebiet weist außerdem einen strukturierten Gatekontakt 140, eine gefüllte Ausnehmung 146 und eine Nitridkappe 148 auf.
Wenngleich die vorliegende Erfindung unter Bezugnahme auf Ausführungsbeispiele beschrieben worden ist, soll diese Beschreibung nicht in einem einschränkenden Sinne ausgelegt werden. Für den Fachmann ergeben sich bei Lektüre der Beschreibung zahlreiche Modifikationen und Kombinationen der Ausführungsbeispiele sowie anderer Ausführungsformen der Erfindung. Die beigefügten Ansprüche sollen deshalb alle derartigen Modifikationen oder Ausführungsformen einschießen.

Claims

1. Verfahren zum Herstellen eines Transistors mit vertikalem Graben, das folgendes umfaßt:
Ausbilden eines Grabens in einem Halbleitersubstrat, wobei die Fläche des Grabens in mindestens eine Richtung durch eine auf dem Halbleitersubstrat ausgebildete Padschicht definiert wird;
Ausbilden eines Gateleiters im Graben;
Ausbilden einer Einsenkung im Graben und teilweises Füllen der Einsenkung mit einer konformen leitenden Schicht, wobei eine erste Einsenkung in der konformen leitenden Schicht zurückbleibt;
mindestens teilweises Füllen der ersten Einsenkung mit einer zweiten leitenden Schicht;
Ätzen der konformen leitenden Schicht auf eine Höhe, die mit der Padschicht im wesentlichen koplanar ist;
Entfernen der Padschicht;
Rückätzen der konformen leitenden Schicht auf eine Höhe unterhalb einer oberen Oberfläche des Halbleitersubstrats;
Ausbilden einer Linerschicht auf dem Halbleitersubstrat, dem Gateleiter und der zweiten leitenden Schicht.

2. Verfahren nach Anspruch 1, das weiterhin folgendes umfaßt:
Ausbilden eines Arraydeckoxids über der Linerschicht;
Planarisieren des Arraydeckoxids und der Linerschicht über der zweiten leitenden Schicht; und
Ausbilden eines Gatekontakts zur zweiten leitenden Schicht.

3. Verfahren nach Anspruch 1 oder 2, wobei der Schritt des mindestens teilweisen Füllens der Einsenkung in der konformen leitenden Schicht mit einer zweiten leitenden Schicht folgendes umfaßt:
Ausbilden einer Schicht aus der zweiten leitenden Schicht entlang den Seitenwänden und dem Boden der ersten Einsenkung, wodurch eine zweite Einsenkung in der zweiten leitenden Schicht ausgebildet wird; und
Füllen der zweiten Einsenkung mit einer Isolatorschicht.

4. Verfahren nach einem der Ansprüche 1 bis 3, weiterhin mit einem Ausbilden eines Gateoxids an einer Seitenwand des Grabens.

5. Verfahren nach einem der Ansprüche 1 bis 4, weiterhin mit einem Definieren des Grabens in einer zweiten Richtung durch Ausbilden eines Isolationsgrabens an mindestens einer Grenze des Grabens.

6. Verfahren nach einem der Ansprüche 1 bis 5, wobei der Schritt des Ausbildens einer Einsenkung im Graben das Rückätzen des Gateleiters auf eine Höhe unterhalb einer oberen Oberfläche des Halbleitersubstrats umfaßt.

7. Verfahren nach Anspruch 2, wobei der Schritt des Planarisierens des Arraydeckoxids ein Schritt des chemischmechanischen Polierens ist.

8. Transistor mit vertikalem Gate, der folgendes umfaßt:
einen in einem Halbleitersubstrat ausgebildeten Graben;
ein an der Seitenwand des Grabens ausgebildetes Gateoxid;
einen im Graben ausgebildeten Gateleiter;
einen Vorsprung für ein vertikales Gate, der über die Oberfläche des Halbleitersubstrats vorsteht und folgendes umfaßt:
ein erstes leitendes Gebiet, das den im Graben ausgebildeten Gateleiter kontaktiert und sich eine erste Strecke über dem Halbleitersubstrat erstreckt;
ein zweites leitendes Gebiet, das das erste Gebiet kontaktiert und sich über dem ersten Gebiet erstreckt, wobei das zweite leitende Gebiet und das erste leitende Gebiet unterschiedliche Ätzwiderstandscharakteristika aufweisen; und
einen Gatekontakt, der über dem zweiten leitenden Gebiet ausgebildet ist und dieses kontaktiert.

9. Transistor mit vertikalem Gate nach Anspruch 8, wobei sich das leitende zweite Gebiet mindestens 90 nm über der Halbleiteroberfläche erstreckt.

10. Transistor mit vertikalem Gate nach Anspruch 8 oder 9, weiterhin mit einer Isolatorschicht, die an den Seitenwänden des leitenden ersten Gebiets und des leitenden zweiten Gebiets ausgebildet ist.

11. Transistor mit vertikalem Gate nach einem der Ansprüche 8 bis 10, wobei das leitende erste Gebiet aus Polysilizium und das leitende zweite Gebiet aus Germanium- Silizium ausgebildet ist.

12. Verfahren zum Ausbilden eines Halbleiterbauelements mit vertikalem Gate, umfassend:
Ausbilden einer strukturierten Schicht auf einer oberen Oberfläche eines Halbleiterwafers, wobei sich in der strukturierten Schicht Öffnungen befinden, die ein Grabengebiet definieren;
Ausbilden eines Grabens im Grabengebiet;
Füllen des Grabens mit einem Gateleiter bis auf eine Höhe, die mit der Padschicht im wesentlichen koplanar ist;
Rückätzen des Gateleiters bis auf eine Höhe unterhalb der oberen Oberfläche des Halbleiterwafers;
Auftragen einer konformen Schicht aus einem ersten Gate-Zapfen-Material auf der Padschicht und im tiefen Graben;
Planarisieren der konformen Schicht des ersten Gate- Zapfen-Materials bis auf eine Höhe, die mit der Padschicht im wesentlichen koplanar ist;
Ausbilden einer Schicht aus einem zweiten Gate-Zapfen- Material in einer in der konformen Schicht aus einem ersten Gate-Zapfen-Material ausgebildeten Einsenkung, wobei das zweite Gate-Zapfen-Material über die Höhe der Padschicht vorragt;
Rückätzen der konformen Schicht aus einem ersten Gate-Zapfen-Material mit einem Ätzmittel, das das zweite Gate-Zapfen-Material nicht wesentlich rückätzt;
Ausbilden einer ersten Isolatorschicht über der verbleibenden konformen Schicht aus dem Gate-Zapfen- Material und dem zweiten Gate-Zapfen-Material;
Ausbilden einer zweiten Isolatorschicht über der ersten Isolatorschicht; und
Entfernen der ersten und zweiten Isolatorschicht von einem Gebiet auf dem zweiten Gate-Zapfen-Material, um einen Gatekontakt auszubilden.

13. Verfahren nach Anspruch 12, wobei das konforme erste Gate-Zapfen-Material Polysilizium oder Silizium- Germanium umfaßt.

14. Verfahren nach Anspruch 12 oder 13, wobei das zweite Gate-Zapfen-Material Germanium, Silizium-Polysilizium, Titan oder Titansilizid umfaßt.

15. Verfahren nach einem der Ansprüche 12 bis 14, wobei das Ätzmittel gegenüber Polysilizium selektiv ist.

16. Verfahren nach einem der Ansprüche 12 bis 15, weiterhin mit dem Ausbilden eines Leiters auf dem Bauelement und Kontaktieren des Gatekontakts.

17. Speicherzelle, die folgendes umfaßt:
einen in einer oberen Oberfläche eines Halbleitersubstrats ausgebildeten Graben;
einen in einem unteren Teil des Grabens ausgebildeten Kondensator, der eine vergrabene Schicht neben dem Graben, eine an einer Seitenwand des Grabens ausgebildete Isolatorschicht und einen im unteren Teil des Grabens ausgebildeten Leiter umfaßt;
ein elektrisch mit dem Kondensator gekoppeltes leitendes Buried-Strap-Gebiet;
ein an einer Seitenwand eines oberen Teils des Grabens ausgebildetes Gateoxid;
einen im oberen Teil des Grabens ausgebildeten Gateleiter; und
einen sich über der oberen Oberfläche des Halbleitersubstrats erstreckenden Gate-Zapfen, der folgendes umfaßt:
ein am Gateleiter ausgebildetes erstes Material, das durch ein vorgewähltes Ätzmittel geätzt werden soll,
ein am ersten Material ausgebildetes zweites Material, das gegenüber dem Ätzen durch das vorgewählte Ätzmittel widerstandsfähig ist,
wobei das erste Material und das zweite Material ein leitendes Element bereitstellen, das den Gateleiter auf eine Höhe einer Metallschicht über der Speicherzelle erweitert.

18. Speicherzelle nach Anspruch 17, wobei der Gateleiter aus Schichten einer Kombination von Polysilizium, Wolfram oder Wolframnitrid ausgebildet ist.

19. Speicherzelle nach Anspruch 17 oder 18, wobei das erste Material aus Polysilizium oder Silizium-Germanium ausgebildet ist.

20. Speicherzelle nach einem der Ansprüche 17 bis 19, wobei das zweite Material aus Polysilizium, Germanium, Silizium-Polysilizium, Titan oder Titansilizid ausgebildet ist.