JP2013135029A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】基板の面内において、絶縁分離部が形成される分離溝とゲート電極が形成される第１の溝との間隔ばらつきを低減することの可能な半導体装置の製造方法を提供する。
【解決手段】基板１２の主面に溝形状の絶縁分離部２４を形成する工程と、絶縁分離部２４の上部が基板１２の主面上に突出した突出部２５を形成する工程と、突出部２５の側壁からその側方下部の基板１２の主面までを覆う側壁膜４２を形成する工程と、側壁膜４２をマスクとして基板１２の主面にエッチングを施すことで、基板１２に第１の溝４５を形成する工程と、を有する。
【選択図】図１３Ｂ

Description

本発明は、半導体装置の製造方法に関する。
特許文献１には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）形状の素子分離領域で区画された活性領域に、ゲートトレンチを形成する工程が開示されている。
このような活性領域にトレンチ形状のゲート電極を形成することで、トレンチゲート型ＭＩＳ（Ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成することができる。
この場合、トレンチゲート電極の両側に位置する活性領域が、一対の不純物拡散領域（ソース／ドレイン領域）として機能する。また、ゲートトレンチ内に形成されたゲート電極は、複数の活性領域を跨いで配置されるように、ラインアンドスペース形状（Ｌ／Ｓ形状）に形成されている。
特開２０１０−２３２４４６号公報
上記技術について、本発明者が検討を行ったところ、以下のことが分かった。
望まれる特性によって、素子分離用トレンチの深さとトレンチゲート電極用のゲートトレンチの深さとが異なる場合、両者は別工程で形成することになる。
この場合、ＳＴＩ形状の素子分離領域を形成後、フォトリソグラフィ技術及びドライエッチング技術等を用いて、活性領域にゲートトレンチを形成するのが一般的である。
このとき、ゲートトレンチと素子分離領域との間隔が、加工ばらつきによって変動することが考えられる。ゲートトレンチと素子分離領域との間に形成される活性領域は、コンタクトプラグとの接触領域であるため、当該間隔がばらつくことはコンタクト抵抗がばらつくことの一原因となる。このように、従来の方法では、素子特性のばらつきの観点から改善の余地があった。
本発明の一観点によれば、基板の主面に溝形状の絶縁分離部を形成する工程と、前記絶縁分離部の上部が前記基板の主面上に突出した突出部を形成する工程と、前記突出部の側壁からその側方下部の前記基板の主面までを覆う、側壁膜を形成する工程と、前記側壁膜をマスクとして前記基板の主面にエッチングを施すことで、前記基板に第１の溝を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
本発明の半導体装置の製造方法によれば、基板の主面に溝形状の絶縁分離部を形成し、次いで、絶縁分離部の上部が基板の主面上に突出した突出部を形成し、次いで、突出部の側壁からその側方下部の基板の主面までを覆う側壁膜を形成し、次いで、側壁膜をマスクとして基板の主面にエッチングを施して基板に第１の溝を形成することで、突出部の側壁の位置に対して自己整合的に第１の溝を形成することが可能となる。
これにより、第１の溝の加工する際の位置精度が向上するため、基板の面内において、絶縁分離部が形成される溝と第１の溝との間隔のばらつきを低減することができる。
本発明の第１の実施の形態に係る半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に対応する要部断面図、（Ｄ）は（Ａ）のＣ−Ｃ線に対応する要部断面図である。 図１に続く半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に対応する要部断面図、（Ｄ）は（Ａ）のＣ−Ｃ線に対応する要部断面図である。 図２に続く半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に対応する要部断面図、（Ｄ）は（Ａ）のＣ−Ｃ線に対応する要部断面図である。 図３に続く半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に対応する要部断面図、（Ｄ）は（Ａ）のＣ−Ｃ線に対応する要部断面図である。 図４に続く半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に対応する要部断面図、（Ｄ）は（Ａ）のＣ−Ｃ線に対応する要部断面図である。 図５に続く半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に対応する要部断面図、（Ｄ）は（Ａ）のＣ−Ｃ線に対応する要部断面図である。 図６に続く半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に対応する要部断面図、（Ｄ）は（Ａ）のＣ−Ｃ線に対応する要部断面図である。 図７に続く半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に対応する要部断面図、（Ｄ）は（Ａ）のＣ−Ｃ線に対応する要部断面図である。 図８に続く半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に対応する要部断面図、（Ｄ）は（Ａ）のＣ−Ｃ線に対応する要部断面図である。 図９に続く半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に対応する要部断面図、（Ｄ）は（Ａ）のＣ−Ｃ線に対応する要部断面図である。 図１０に続く半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に対応する要部断面図、（Ｄ）は（Ａ）のＣ−Ｃ線に対応する要部断面図である。 図１１に続く半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に対応する要部断面図、（Ｄ）は（Ａ）のＣ−Ｃ線に対応する要部断面図である。 図１２に続く半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に対応する要部断面図、（Ｄ）は（Ａ）のＣ−Ｃ線に対応する要部断面図である。 図１３に続く半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に対応する要部断面図、（Ｄ）は（Ａ）のＣ−Ｃ線に対応する要部断面図である。 図１４に続く半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図である。 本発明の第１の実施の形態の変形例に係る半導体装置の製造工程を示す要部断面図である。 図１６に続く半導体装置の製造工程を示す要部断面図である。 図１７に続く半導体装置の製造工程を示す要部断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図であり、（Ａ）は要部平面図、（Ｂ）は（Ａ）のＡ−Ａ線に対応する要部断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に対応する要部断面図、（Ｄ）は（Ａ）のＣ−Ｃ線に対応する要部断面図である。 図１９に続く半導体装置の製造工程を示す要部断面図である。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
（第１の実施の形態）
図１〜図１５は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図である。
以下、図１〜図１５を参照して、本発明の第１の実施の形態に係る半導体装置１０（図１５Ｂ参照）の製造方法について説明する。
始めに、図１Ａ、図１Ｂ、図１Ｃ、及び図１Ｄに示す工程では、基板１２として単結晶シリコン基板を準備し、次いで、基板の主面１２ａに、エッチングストッパ膜となる酸化シリコン膜１１（例えば、厚さ５ｎｍ程度）を形成する。
次いで、公知のＳＴＩ技術により、基板１２の主面１２ａに、Ｌ／Ｓ（ラインアンドスペース）形状とされると共に、Ｘ方向（図６Ｂに示す絶縁分離部２４と交差する方向）に延在し、かつ深さＤ１（基板１２の主面１２ａを基準としたときの深さ）された素子分離領域１３を形成する。これにより、Ｘ方向に延在する帯状の活性領域１４が区画される。
素子分離領域１３は、基板１２に形成された溝をシリコン酸化膜（ＳｉＯ２膜）で埋め込むことにより形成する。また、素子分離領域１３は、その上面１３ａが酸化シリコン膜１１の上面１１ａに対して面一となるように形成する。
後述する図６Ａに示すように、上記素子分離領域１３は、絶縁分離部２４と共に、活性領域２７を区画する。つまり、図６Ａに示す活性領域２７は、帯状の活性領域１４をＸ方向に対して複数に分割することで形成される。
第１の実施の形態では、基板１２の一例として、ｐ型の単結晶シリコン基板を用いた場合を例に挙げて説明するが、基板１２は、単結晶シリコン基板に限定されない。
なお、図１Ａに示すＹ方向は、後述する図６Ａに示す溝形状の絶縁分離部２４の延在方向を示している。また、図１Ａに示すＹ方向は、後述する図１４Ａ及び図１４Ｂに示すゲート電極５３の延在方向でもある。
さらに、図１Ａに示すＺ方向は、後述する図１４Ａ、図１４Ｂ、図１４Ｃ、及び図１４Ｄに示す工程で形成されるビット線５８の延在方向を示している。
次いで、図２Ａ、図２Ｂ、図２Ｃ、及び図２Ｄに示す工程では、酸化シリコン膜１１の上面１１ａ及び素子分離領域１３の上面１３ａを覆う犠牲膜１５を形成し、その後、犠牲膜１５の表面１５ａを覆うアモルファスカーボン膜１６を形成する。
犠牲膜１５は、後述する図７Ａ、図７Ｂ、図７Ｃ、及び図７Ｄに示す工程において、ウエットエッチングにより除去される膜である。
したがって、犠牲膜１５は、図７Ｂに示す単結晶シリコン基板よりなる活性領域２７、図７Ｂに示す絶縁分離部２４を構成する第１の絶縁膜２３（シリコン窒化膜（ＳｉＮ膜））、及び図７Ｄに示す素子分離領域を構成するシリコン酸化膜（ＳｉＯ２膜）に対して選択的に除去可能な膜により形成する。
具体的には、犠牲膜１５として、ドープドポリシリコン膜を形成する。また、犠牲膜１５の厚さＭ１は、後述する図１３Ｂに示す絶縁分離部２４の突出部２５の側壁２５ｂ，２５ｃから第１の溝４５の側壁４５ｂまでの距離Ｅと同じか、或いは距離Ｅよりも大きくなるように形成する。
また、後述する図６Ｂに示す犠牲膜１５の厚さＭ２と図２Ｂに示す犠牲膜１５の厚さＭ１とが等しく、かつ図６Ｂに示すように、絶縁分離部２４の上面２４ａと犠牲膜１５の表面１５ａとが一致する場合、犠牲膜１５の厚さＭ１を制御することで、図７Ｂに示す突出部２５の高さＨ１を所望の高さにすることができる。
第１の実施の形態では、犠牲膜１５としてドープドポリシリコン膜を形成した場合を例に挙げて以下の説明をする。
なお、犠牲膜１５は、図７Ｂに示す単結晶シリコン基板よりなる活性領域２７、図７Ｂに示す絶縁分離部２４を構成する第１の絶縁膜２３（シリコン窒化膜（ＳｉＮ膜））、及び図７Ｄに示す素子分離領域１３を構成するシリコン酸化膜（ＳｉＯ２膜）に対して選択的に除去可能な膜であればよく、ドープドポリシリコン膜に限定されない。
また、犠牲膜１５の除去時の選択性が懸念される場合には、エッチングストッパ膜を挟んでおくとよい。本第１の実施の形態では、図１Ｂ、図１Ｃ、及び図１Ｄに示すように、当該エッチングストッパとしての機能を目的として、基板１２上に予め５ｎｍ程度の酸化シリコン膜１１（エッチングストッパ膜）を形成している。
次いで、図３Ａ、図３Ｂ、図３Ｃ、及び図３Ｄに示す工程では、アモルファスカーボン膜１６の表面１６ａに、フォトリソ技術により、Ｙ方向に延在し、かつ犠牲膜１５の表面１５ａを露出する開口溝１８Ａを複数有したエッチング用レジスト膜１８を形成する。
次いで、エッチング用レジスト膜１８をマスクとする異方性ドライエッチングにより、開口溝１８Ａの下方に位置するアモルファスカーボン膜１６を除去することで、Ｙ方向に延在し、かつ犠牲膜１５の表面１５ａを露出する開口溝１６Ａを形成する。
このとき、開口溝１６Ａは、Ｚ方向（後述する図１４Ａに示すビット線５８の延在方向）に対して所定の間隔で複数形成する。
次いで、図４Ａ、図４Ｂ、図４Ｃ、及び図４Ｄに示す工程では、図３Ａ、図３Ｂ、及び図３Ｄに示すエッチング用レジスト膜１８を除去する。
次いで、犠牲膜１５及び酸化シリコン膜１１を貫通し、犠牲膜１５の下方に位置する基板１２の途中までを掘り下げた形状とされた分離溝２１を形成する。
具体的には、分離溝２１は、複数の開口溝１６Ａが形成されたアモルファスカーボン膜１６をマスクとする異方性ドライエッチングにより、開口溝１６Ａの下方に位置する犠牲膜１５を除去すると共に、開口溝１６Ａの下方に位置する基板１２を部分的にエッチングすることで形成する。これにより、複数の分離溝２１が形成される。
分離溝２１の深さＤ２は、（基板１２の主面１２ａから分離溝２１の底２１Ａまでの深さ）は、例えば、素子分離領域１３の深さＤ２と同じにすることができる。
次いで、図５Ａ、図５Ｂ、図５Ｃ、及び図５Ｄに示す工程では、複数の分離溝２１を埋め込む第１の絶縁膜２３を成膜する。
第１の絶縁膜２３としては、後述する図１３Ａ、図１３Ｂ、図１３Ｃ、及び図１３Ｄに示す工程において、シリコン酸化膜（ＳｉＯ２膜）よりなる素子分離領域１３、及び単結晶シリコン基板よりなる活性領域２７をエッチングして、第１の溝４５を形成する際、ほとんどエッチングされない膜が好ましい。
したがって、図５Ａ、図５Ｂ、図５Ｃ、及び図５Ｄに示す工程では、素子分離領域１３（シリコン酸化膜（ＳｉＯ２膜））及び活性領域２７（シリコン（Ｓｉ））に対してエッチング選択比の高い膜を成膜することで第１の絶縁膜２３を形成する。
具体的には、シリコン窒化膜（ＳｉＮ膜）を成膜することで第１の絶縁膜２３を形成する。このとき、犠牲膜１５の表面１５ａにもシリコン窒化膜（ＳｉＮ膜）よりなる第１の絶縁膜２３が成膜される。
なお、第１の絶縁膜２３は、素子分離領域１３及び活性領域２７に対してエッチング選択比の高い膜であればよく、シリコン窒化膜（ＳｉＮ膜）に限定されない。
次いで、図６Ａ、図６Ｂ、図６Ｃ、及び図６Ｄに示す工程では、図５Ａ、図５Ｂ、図５Ｃ、及び図５Ｄに示す犠牲膜１５の表面１５ａよりも上方に形成された不要な第１の絶縁膜２３を除去する。
具体的には、例えば、異方性ドライエッチングにより、図５Ａ、図５Ｂ、図５Ｃ、及び図５Ｄに示す犠牲膜１５をエッチバックすることで、上記不要な第１の絶縁膜２３を除去する。
これにより、犠牲膜１５の表面１５ａに対して面一とされた上面２４ａを有し、かつ分離溝２１のうち、底部２１Ａから犠牲膜１５の表面１５ａまでを埋め込む第１の絶縁膜２３により構成された絶縁分離部２４が複数形成される。
このとき、絶縁分離部２４は、Ｙ方向に延在する溝形状として形成される。これにより、絶縁分離部２４は、Ｘ方向に延在する素子分離領域１３を分断する。また、複数の絶縁分離部２４は、Ｘ方向に所定の間隔で配置される。
この段階では、絶縁分離部２４の上部２４Ａの側壁２４ｂ，２４ｃは、犠牲膜１５で覆われている。
なお、図６Ａ、図６Ｂ、図６Ｃ、及び図６Ｄに示す工程において、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理後に、エッチバックすることで、上記不要な第１の絶縁膜２３を除去してもよい。
これにより、ＣＭＰ処理時に、第１の絶縁膜２３及び犠牲膜１５を研磨することで、酸化シリコン膜１１の上面１１ａに残存する犠牲膜１５の厚さＭ２を制御可能となる。
酸化シリコン膜１１の上面１１ａに残存する犠牲膜１５の厚さＭ２は、後述する図７Ａ、図７Ｂ、図７Ｃ、及び図７Ｄに示す工程で形成される突出部２５の高さＨ１（酸化シリコン膜１１の上面１１ａを基準としたときの高さ）と等しい。
つまり、ＣＭＰ処理により犠牲膜１５の厚さＭ２を制御することで、図７Ｂに示す突出部２５の高さＨ１を所望の高さにすることができる。
また、図６Ｂでは、分離溝２１のうち、底部２１Ａから犠牲膜１５の表面１５ａまでを第１の絶縁膜２３で埋め込むことで絶縁分離部２４を形成する場合を例に挙げたが、分離溝２１のうち、底部２１Ａから酸化シリコン膜１１の上面１１ａ以上（酸化シリコン膜１１を形成しない場合は、基板１２の主面１２ａ以上）、犠牲膜１５の表面１５ａ以下の高さまで第１の絶縁膜２３で埋め込むことで絶縁分離部２４を形成してもよい。
次いで、図７Ａ、図７Ｂ、図７Ｃ、及び図７Ｄに示す工程では、犠牲膜１５を除去して、犠牲膜１５に覆われていた絶縁分離部２４の上部２４Ａを露出することで、基板１２の主面１２ａ上に突出した形状の突出部２５を形成する。
このとき、突出部２５は、後述する図８Ｂに示す保護膜３２の厚さＭ３よりも突出部２５の高さＨ１が大きくなるように形成する。
具体的には、犠牲膜１５がドープドポリシリコン膜の場合、アンモニア水を用いたウエットエッチングにより、犠牲膜１５を除去する。これにより、酸化シリコン膜１１の上面１１ａ及び素子分離領域１３の上面１３ａが露出される（図７Ｄ参照）。
アンモニア水は、酸化シリコン膜（ＳｉＯ２膜）に対して高い選択比でドープドポリシリコン膜を除去可能である。このため、アンモニア水を用いたウエットエッチングを行うことで、犠牲膜１５の直下に配置された酸化シリコン膜１１及び絶縁分離部２４を残して犠牲膜１５を除去することができる。
突出部２５は、Ｙ方向に延在する平坦な上面２５ａ（絶縁分離部２４の上部２４Ａの上面２４ａ）と、Ｙ方向に延在し、かつ対向配置された側壁２５ｂ（絶縁分離部２４の上部２４Ａの側壁２４ｂ），２５ｃ（絶縁分離部２４の上部２４Ａの側壁２４ｃ）と、を有する。
突出部２５の高さＨ１は、除去前の犠牲膜１５の厚さＭ２（図６Ｂ参照）と等しい。つまり、突出部２５の高さＨ１は、除去前の犠牲膜１５の厚さＭ２により決定される。
次いで、複数の活性領域２７に、基板１２の主面１２ａに対して面一とされた上面２９ａを有する不純物拡散領域２９を形成する。
具体的には、例えば、イオン注入法により、不純物としてＰ（リン）及びＡｓ（ヒ素）を活性領域２７に注入することで、不純物濃度が１Ｅ１７〜５Ｅ１８／ｃｍ３とされた不純物拡散領域２９を形成する。
次いで、図８Ａ、図８Ｂ、図８Ｃ、及び図８Ｄに示す工程では、酸化シリコン膜１１の上面１１ａ及び素子分離領域１３の上面１３ａに、複数の突出部２５をコンフォーマルに覆う保護膜３２を形成する。
また、酸化シリコン膜１１の上面１１ａ及び素子分離領域１３の上面１３ａに、複数の突出部２５をコンフォーマルに覆う保護膜３２を成膜することで、突出部２５間に位置する保護膜３２に、Ｙ方向に延在する第２の溝３３が形成される。
また、保護膜３２は、後述する図９Ｂに示す第２の絶縁膜３５（シリコン酸化膜（ＳｉＯ２膜））、及び基板１２（シリコン（Ｓｉ））に対してエッチング選択比の高い膜により形成する。
具体的には、ＬＰ−ＣＶＤ法により、シリコン窒化膜（ＳｉＮ膜）を成膜することで、該シリコン窒化膜（ＳｉＮ膜）よりなり、複数の突出部２５をコンフォーマルに覆う保護膜３２を形成する。
これにより、突出部２５の側壁２５ｂ，２５ｃに形成された保護膜３２の厚さＭ４は、突出部２５の上面２５ａに形成された保護膜３２の厚さＭ３と等しくなる。
ところで、図１２Ａ、図１２Ｂ、図１２Ｃ、及び図１２Ｄに示す工程において、保護膜３２をエッチバックすることで、突出部２５の側壁２５ｂ，２５ｃに形成される側壁膜４２（第１の溝４５を形成する際のエッチング用マスク）の厚さＭ５は、図８Ｂに示す保護膜３２の厚さＭ４と等しい。
そこで、突出部２５の側壁２５ｂ，２５ｃを基準としたときの第１の溝４５の側壁４５ｂ（後述する図１３Ｂ参照）が所望の位置となるように保護膜３２の厚さＭ４を制御することで、突出部２５の側壁２５ｂ，２５ｃに形成された側壁膜４２により自己整合的に第１の溝４５の側壁４５ｂの位置（第１の溝４５の形成位置）を規定することができる。
これにより、第１の溝４５を加工する際の位置精度が向上するため、基板１２の面内において分離溝２１（絶縁分離部２４が形成される溝）と第１の溝４５との間隔ばらつきを低減することができる。
また、第１の溝４５と絶縁分離部２４との間に形成される第２の不純物拡散領域４８の上面４８ａの面積のばらつきが小さくなるので、第２の不純物拡散領域４８と第２の不純物拡散領域４８の上面４８ａと接触するコンタクトプラグ６８（後述する図１４Ｂ参照）との間のコンタクト抵抗のばらつきを低減可能となり、その結果、素子（具体的には、ＭＩＳトランジスタ）の特性ばらつきを抑制できる。
次いで、図９Ａ、図９Ｂ、図９Ｃ、及び図９Ｄに示す工程では、第２の溝３３の内面を含む保護膜３２の表面３２ａをコンフォーマルに覆う第２の絶縁膜３５を成膜することで、第２の溝３３の上方に位置する第２の絶縁膜３５に第３の溝３６を形成する。
このとき、第２の絶縁膜３５は、第２の絶縁膜３５上に形成される塗布系絶縁膜３７に対してエッチング選択比の高い膜を成膜することで形成する。
具体的には、ＬＰ−ＣＶＤ法により、シリコン酸化膜（ＳｉＯ２膜）を成膜することで、第３の溝３６を有した第２の絶縁膜３５を形成する。第３の溝３６は、Ｙ方向に延在する溝である。第３の溝３６の幅は、その下方に位置する第２の溝３３の幅よりも狭い。第３の溝３６は、２つの突出部２５の中間位置に形成される。
次いで、第３の溝３６を埋め込むように、第２の絶縁膜３５の表面３５ａに塗布系絶縁膜３７を形成し、塗布系絶縁膜３７の表面３７ａを平坦な面にする。塗布系絶縁膜３７は、第２の絶縁膜３５（シリコン酸化膜（ＳｉＯ２膜））に対してエッチングにより選択的に除去可能な膜を用いる。
具体的には、塗布法により、塗布系絶縁膜３７となるＢＡＲＣ膜（反射防止膜）を形成する。以下、塗布系絶縁膜３７の一例として、ＢＡＲＣ膜を用いた場合を例に挙げて説明する。
次いで、図１０Ａ、図１０Ｂ、図１０Ｃ、及び図１０Ｄに示す工程では、異方性エッチングを用いたエッチバックにより、図９Ａ、図９Ｂ、図９Ｃ、及び図９Ｄに示す塗布系絶縁膜３７のうち、第３の溝３６以外の領域に形成された不要な部分を選択的に除去することで、第３の溝３６内のみに塗布系絶縁膜３７を残存させる。
これにより、第３の溝３６間に位置する第２の絶縁膜３５の表面３５ａが露出され、第３の溝３６内に残存する塗布系絶縁膜３７の上面３７ｂは、第３の溝３６間に位置する第２の絶縁膜３５の表面３５ａに対して面一となる。
次いで、図１１Ａ、図１１Ｂ、図１１Ｃ、及び図１１Ｄに示す工程では、第２の絶縁膜３５を選択的にエッチングする条件を用いた異方性エッチングにより、保護膜３２の表面３２ａが露出するまで第２の絶縁膜３５をエッチバックすることで、塗布系絶縁膜３７の下方にのみ第２の絶縁膜３５を残存させる。
これにより、第２の溝３３が露出されると共に、第２の溝３３の底の中央に、Ｙ方向に延在し、かつ第２の絶縁膜３５と、塗布系絶縁膜３７と、が順次積層されたライン形状のパターンが形成される。
次いで、図１２Ａ、図１２Ｂ、図１２Ｃ、及び図１２Ｄに示す工程では、第２の溝３３内に残存する塗布系絶縁膜３７を選択に除去する。
次いで、ライン状とされた第２の絶縁膜３５をマスクとする異方性ドライエッチングにより、酸化シリコン膜１１の上面１１ａが露出するまで保護膜３２を除去する。
これにより、側壁膜３２よりなり、かつ突出部２５の側壁２５ｂ，２５ｃを覆う側壁膜４２と、突出部２５間の中央に配置され、保護膜３２よりなる帯状パターン４３と、が一括形成される。
このとき、側壁膜４２は、突出部２５の側壁２５ｂ，２５ｃからその側方下部の酸化シリコン膜１１の上面１１ａまでを覆うように形成される。また、上記異方性ドライエッチングにより、突出部２５の上面２５ａが露出される。
また、突出部２５の側壁２５ｂ，２５ｃに形成された側壁膜４２の厚さＭ５は、先に説明した図８Ｂに示す保護膜３２の厚さＭ４と等しい。
側壁膜４２及び帯状パターン４３は、Ｙ方向に延在しており、所定の間隔で対向するように配置されている。側壁膜４２と帯状パターン４３との間には、Ｙ方向に延在し、かつ不純物拡散領域２９の上面２９ａを露出する開口溝３９が形成される。
なお、第２の絶縁膜３５は、異方性ドライエッチングにより保護膜３２を除去する際、少しエッチングされるが、該エッチングの終了時において、図１２Ｂに示すように残存する。
このため、帯状パターン４３の厚さは、側壁膜４２の厚さよりも薄くなることはなく、側壁膜４２の厚さと等しい厚さになる。
次いで、図１３Ａ、図１３Ｂ、図１３Ｃ、及び図１３Ｄに示す工程では、帯状パターン４３上に残存する第２の絶縁膜３５を除去する。
次いで、突出部２５、側壁膜４２、及び帯状パターン４３をエッチングマスクとする異方性ドライエッチングにより、開口溝３９の下方に位置する酸化シリコン膜１１及び基板１２の主面１２ａをエッチングすることで、２つの絶縁分離部２４間に位置する基板１２に、Ｙ方向に延在し、かつ突出部２５の側壁２５ｂ，２５ｃから距離Ｅの位置に側壁４５ｂを有する２つの第１の溝４５を形成する。
第１の実施の形態の場合、距離Ｅは、図８Ｂに示す突出部２５の側壁２５ｂ，２５ｃに形成された保護膜３２の厚さＭ４と等しい。
このとき、図１３Ｂ、図１３Ｃ、及び図１３Ｄに示すように、シリコン窒化膜（ＳｉＮ膜）よりなり、マスクとなる突出部２５、側壁膜４２、及び帯状パターン４３も少しエッチングされる。
このため、第１の溝４５の形成後の突出部２５、側壁膜４２、及び帯状パターン４３の厚さは、第１の溝４５の形成前の突出部２５、側壁膜４２、及び帯状パターン４３の厚さよりも薄くなる。
第１の溝４５は、第１の溝４５の深さＤ３（基板１２の主面１２ａを基準としたときの深さ）が分離溝２１の深さＤ２及び素子分離領域１３の深さ（基板１２の主面１２ａを基準としたときの深さ）よりも浅くなるように形成する。
また、上記２つの第１の溝４５は、Ｙ方向に配置され、かつ第１の溝４５よりも深さの浅い不純物拡散領域２９（図１２Ｂ参照）が形成された複数の活性領域２７に亘って形成される。つまり、上記２つの第１の溝４５は、複数の活性領域２７に形成された不純物拡散領域２９をそれぞれ３つに分離している。
これにより、第１の溝４５の一方の側壁４５ｃに不純物拡散領域２９よりなる第１の不純物拡散領域４７（一方のＬＤＤ領域）が形成されると共に、第１の溝４５の他方の側壁４５ｂ（絶縁分離部２４と対向する側の側壁）に不純物拡散領域２９よりなる第２の不純物拡散領域４８（他方のＬＤＤ領域）が形成される。
つまり、１つの活性領域２７には、２つの第１の溝４５間に配置された第１の不純物拡散領域４７と、絶縁分離部２４と第１の溝４５との間に配置された２つの第２の不純物拡散領域４８と、が形成される。
これにより、第１及び第２の不純物拡散領域４７，４８の上面４７ａ，４８ａは、基板１２の主面１２ａと一致する。
次いで、図１４Ａ、図１４Ｂ、図１４Ｃ、及び図１４Ｄに示す工程では、公知の手法により、第１の溝４５の下部４５−１（第１の溝４５のうち、第１及び第２の不純物拡散領域４７，４８よりも下方に位置する部分）の内面を覆うゲート絶縁膜５２を形成する。
次いで、公知の手法により、ゲート絶縁膜５２を介して、第１の溝４５の下部４５−１を埋め込むゲート電極５３を形成する。
これにより、各活性領域２７に、ゲート絶縁膜５２、ゲート電極５３、第１の不純物拡散領域４７、及び第２の不純物拡散領域４８を有する２つのＭＩＳトランジスタが形成される。
次いで、公知の手法により、第１の溝４５の上部４５−２（第１の溝４５の下部４５−１よりも上方に位置する部分）を埋め込むと共に、ゲート電極５３の上面５３ａを覆う埋め込み絶縁膜５５を形成する。
このとき、埋め込み絶縁膜５５は、その上面５５ａが酸化シリコン膜１１の上面１１ａに対して面一となるように形成する。具体的には、埋め込み絶縁膜５５としてシリコン窒化膜（ＳｉＮ膜）を形成する。
また、埋め込み絶縁膜５５を形成する際、図１３Ｂに示す突出部２５、側壁膜４２、及び帯状パターン４３を除去することで、酸化シリコン膜１１の上面１１ａを露出させる。
次いで、公知の手法により、酸化シリコン膜１１の上面１１ａ、絶縁分離部２４の上面２４ａ、素子分離領域１３の上面１３ａ、及び埋め込み絶縁膜５５の上面５５ａに、第１の不純物拡散領域４７の上面４７ａの一部を露出する開口部５７Ａを有したビットコン層間絶縁膜５７（シリコン酸化膜（ＳｉＯ２膜））を形成する。
次いで、公知の手法により、ビットコン層間絶縁膜５７上に配置され、開口部５７Ａを埋め込むビット線５８と、ビット線５８上に配置されたキャップ絶縁膜６１（シリコン窒化膜（ＳｉＮ膜））と、を一括形成する。ビット線５８は、開口部５７Ａを埋め込むことで、第１の不純物拡散領域４７の上面４７ａと接触する。
次いで、公知の手法により、ビット線５８、キャップ絶縁膜６１、及びビットコン層間絶縁膜５７の上面を覆うライナー膜６２（シリコン窒化膜（ＳｉＮ膜））と、ビット線５８の周囲に位置するライナー膜６２上に配置され、ビット線５８間を埋め込む容量コンタクト用層間絶縁膜６４（例えば、塗布系絶縁膜（シリコン酸化膜））と、を順次形成する。
次いで、公知のＳＡＣ（セルフ・アライン・コンタクト）法により、ビットコン層間絶縁膜５７を貫通し、第２の不純物拡散領域４８の上面４８ａを露出する容量コンタクト孔６６を形成する。
次いで、周知の方法により、導電膜（ポリシコン膜、或いは金属膜）を埋め込むことで、下端が第２の不純物拡散領域４８の上面４８ａと接触する容量コンタクトプラグ６８を形成する。
これにより、図１４Ａ、図１４Ｂ、図１４Ｃ、及び図１４Ｄに示す構造体が形成される。また、この段階において、図１４Ｂに示すように、該構造体の上面を平坦な面にする。
つまり、ライナー膜６２の上面６２ａ、容量コンタクト用層間絶縁膜６４の上面６４ａ、及び容量コンタクトプラグ６８の上面６８ａを同一平面上に配置する。
なお、図１４Ｂ及び後述する図１５Ｂでは、実際には、ゲート電極５３の延在方向（Ｘ方向）に対して交差する方向に延在するビット線５８を図示することが困難なため、ビット線５８を模式的に図示している。
次いで、図１５Ａ及び図１５Ｂに示す工程では、公知の手法により、少なくとも容量コンタクトプラグ６８の上面６８ａの一部と接触する容量コンタクトパッド７２と、容量コンタクトパッド７２の外周部を覆うシリコン窒化膜７３（ＳｉＮ膜）と、を順次形成する。
また、容量コンタクトパッド７２は、各容量コンタクトプラグ６８に対してそれぞれ１つ形成する。
次いで、公知の手法により、容量コンタクトパッド７２の上面７２ａに配置されるクラウン型の下部電極７４と、下部電極７４の表面を覆う容量絶縁膜７６と、容量絶縁膜７６の表面を覆う上部電極７７と、を順次形成する。
これにより、下部電極７４、容量絶縁膜７６、及び上部電極７７よりなるキャパシタ（記憶素子）が形成される。
次いで、上部電極７７を介して、下部電極７４の内部及び下部電極７４間の隙間を充填する容量プレート８０を形成する。これにより、第１の実施の形態の半導体装置１０が製造される。
このとき、キャパシタ７９は、各容量コンタクトパッド７２に対してそれぞれ１つ形成する。また、容量プレート８０は、その上面８０ａが上部電極７７よりも上方に配置された平坦な面となるように形成する。
なお、容量プレート８０の上面８０ａに、図示していない層間絶縁膜、該層間絶縁膜を貫通し、かつ上部電極７７と接触するコンタクトプラグ、及び該層間絶縁膜上に配置され、かつ該コンタクトプラグの上端と接続される配線等を形成することで、第１の実施の形態の半導体装置１０を製造してもよい。
第１の実施の形態の半導体装置の製造方法によれば、基板１２の主面１２ａに溝形状の絶縁分離部２４を形成し、次いで、絶縁分離部２４の上部２４Ａが基板１２の主面１２ａ上に突出した突出部２５を形成し、次いで、突出部２５をコンフォーマルに覆う保護膜３２を形成し、その後、保護膜３２をパターニングすることで、突出部２５の側壁２５ｂ，２５ｃからその側方下部の基板１２までを覆う形状とされ、かつ保護膜３２よりなる側壁膜４２を形成することにより、突出部２５の側壁２５ｂ，２５ｃに形成される側壁膜４２の厚さＭ５（図１２Ｂ参照）と保護膜３２の厚さＭ４（図８Ｂ参照）と等しくすることが可能となる。
これにより、突出部２５の側壁２５ｂ，２５ｃを基準としたときの第１の溝４５の側壁４５ｂの位置が所望の位置となるように保護膜３２の厚さＭ４を制御することで、突出部２５の側壁２５ｂ，２５ｃに形成された側壁膜４２により自己整合的に第１の溝４５の側壁４５ｂの位置（第１の溝４５の形成位置）を規定することが可能となる。
したがって、第１の溝４５を加工する際の位置精度が向上するため、基板１２の面内において分離溝２１（絶縁分離部２４が形成される溝）と第１の溝４５との間隔ばらつきを低減することができる。
また、第１の溝４５と絶縁分離部２４との間に形成される第２の不純物拡散領域４８の上面４８ａの面積のばらつきが小さくなるので、第２の不純物拡散領域４８と第２の不純物拡散領域４８の上面４８ａと接触するコンタクトプラグ６８との間のコンタクト抵抗のばらつきを低減可能となり、その結果、素子（具体的には、ＭＩＳトランジスタ）の特性ばらつきを抑制できる。
上記第１の実施の形態では、１つの活性領域２７に２つの第１の溝４５を形成する場合（言い換えれば、保護膜３２上に第２の絶縁膜３５及び塗布系絶縁膜３７を成膜して、側壁膜４２及び帯状パターン４３を形成する場合）を例に挙げて説明したが、１つの活性領域２７に、１つの第１の溝４５のみを形成してもよい。
図１６〜図１８は、本発明の第１の実施の形態の変形例に係る半導体装置の製造工程を示す要部断面図である。図１６において、図８Ｂに示す構造体と同一構成部分には、同一符号を付す。図１７において、図１２Ｂに示す構造体と同一構成部分には同一符号を付す。図１８において、図１３Ｂに示す構造体と同一構成部分には同一符号を付す。
次に、主に図１６〜図１８を参照して、第１の実施の形態の変形例に係る半導体装置の製造方法として、１つの活性領域２７に１つの第１の溝４５を形成する場合について説明する。
始めに、図１６に示す工程では、先に説明した図１Ａ、図１Ｂ、図１Ｃ、及び図１Ｄに示す工程から図８Ａ、図８Ｂ、図８Ｃ、及び図８Ｄに示す工程までの処理を行うことで、突出部２５を有する絶縁分離部２４と、基板１２の主面１２ａ及び突出部２５をコンフォーマルに覆う保護膜３２と、を形成する。このとき、２つの突出部２５間に位置する保護膜３２の表面３２ａ側には、溝部８４が形成される。
このとき、突出部２４の側壁２５ｂ，２５ｃに形成された保護膜３２の厚さＭ４は、後述する図１８に示す第１の溝４５の側壁４５ｂから突出部２５の側壁２５ｂ，２５ｃまでの距離Ｆと一致させる。
また、図１６に示す溝部８４の幅Ｗ１は、図１８に示す工程において形成される第１の溝４５の幅Ｗ３と等しい。そこで、第１の溝４５の幅Ｗ３が所望の幅となるように、保護膜３２の厚さを調整してもよい。
次いで、図１７に示す工程では、酸化シリコン膜１１の上面１１ａが露出するまで図１６に示す保護膜３２をエッチバックすることで、突出部２５の側壁２５ｂ，２５ｃに保護膜３２よりなる側壁膜４２と、２つの側壁膜４２間に突出部２５と同じ方向に延在し、かつ酸化シリコン膜１１の上面１１ａを露出する開口溝８５と、を一括形成する。
また、このエッチバックにより、突出部２５の上面２５ａが露出される。突出部２５の側壁２５ｂ，２５ｃに形成された側壁膜４２の厚さＭ５は、図１６に示す保護膜３２の厚さＭ４と等しい。また、開口溝８５の幅Ｗ２は、図１６に示す溝部８４の幅Ｗ１と等しくなる。
次いで、図１８に示す工程では、突出部２５及び側壁膜４２をマスクとする異方性ドライエッチングにより、開口溝８５の下方に位置する酸化シリコン膜１１及び基板１２をエッチングすることで、２つの絶縁分離部２４の側壁から距離Ｆの位置に側壁４５ｂを有し、かつ突出部２５と同じ方向に延在する第１の溝４５を形成する。
距離Ｆは、図１７に示す側壁膜４２の厚さＭ５と等しく、第１の溝４５の幅Ｗ３は、開口溝８５の幅Ｗ２と等しい。
上記説明した第１の実施の形態の変形例に係る半導体装置の製造方法のように、酸化シリコン膜１１の上面１１ａから突出する突出部２５を有する絶縁分離部２４を形成後、酸化シリコン膜１１の上面１１ａ及び突出部２５をコンフォーマルに覆う保護膜３２を形成し、次いで、保護膜３２をエッチバックすることで、突出部２５の側壁２５ｂ，２５ｃに側壁膜４２を形成し、その後、突出部２５及び側壁膜４２をマスクとする異方性ドライエッチングすることで、活性領域２７に１つの第１の溝４５を形成した場合、第１の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。
具体的には、突出部２５の側壁２５ｂ，２５ｃに形成された側壁膜４２により自己整合的に第１の溝４５の側壁４５ｂの位置（第１の溝４５の形成位置）を規定することが可能となるので、第１の溝４５を加工する際の位置精度が向上し、基板１２の面内において分離溝２１と第１の溝４５との間隔のばらつきを低減できる。
これにより、第１の溝４５と絶縁分離部２４との間に形成される第２の不純物拡散領域４８の上面４８ａの面積ばらつきが小さくなるので、第２の不純物拡散領域４８と第２の不純物拡散領域４８の上面４８ａと接触するコンタクトプラグ６８との間のコンタクト抵抗のばらつきが抑制され、その結果、素子（具体的には、ＭＩＳトランジスタ）の特性ばらつきを抑制できる。
（第２の実施の形態）
図１９及び図２０は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図である。
図１９において、第１の実施の形態で説明した図１４に示す構造体と同一構成部分には、同一符号を付す。また、図２０において、第１の実施の形態で説明した図１５Ｂに示す第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
また、図２０では、実際には、ゲート電極８８の延在方向（Ｘ方向）に対して交差する方向に延在するビット線１０２を図示することが困難なため、ビット線１０２を模式的に図示している。
主に、図１９及び図２０を参照して、第２の実施の形態の半導体装置９０の製造方法について説明する。
始めに第１の実施の形態で説明した図１Ａ、図１Ｂ、図１Ｃ、及び図１Ｄに示す工程から図１３Ａ、図１３Ｂ、図１３Ｃ、及び図１３Ｄに示す工程までの処理を順次行うことで、図１３Ａ、図１３Ｂ、図１３Ｃ、及び図１３Ｄに示す構造体を形成する。
その後、公知の手法により、突出部２５及び側壁膜４２を除去して、酸化シリコン膜１１の上面１１ａを露出させる。
次いで、図１９Ａ、図１９Ｂ、図１９Ｃ、及び図１９Ｄに示す工程では、公知の手法により、第１の溝４５の内面全体を覆うゲート絶縁膜５２を形成する。
次いで、公知の手法により、ゲート絶縁膜５２を介して、第１の溝４５を埋め込むと共に、酸化シリコン膜１１の上面１１ａから突出するゲート電極８８と、ゲート電極８８の上面８８ａを覆うキャップ絶縁膜９１（シリコン窒化膜（ＳｉＮ膜））と、を一括形成する。
次いで、図２０に示す工程では、公知の手法により、ゲート電極８８のうち、酸化シリコン膜１１の上面１１ａから突出した部分の側壁を覆うスペーサ９２を形成する。このとき、スペーサ９２の母材としては、シリコン窒化膜（ＳｉＮ膜）を用いる。
次いで、公知の手法により、絶縁分離部２４の上面２４ａ及び酸化シリコン膜１１の上面１１ａに、キャップ絶縁膜９１、スペーサ９２、及びゲート電極８８を覆う第１の層間絶縁膜９５（層間絶縁膜）を形成する。
第１の層間絶縁膜９５は、例えば、酸化シリコン膜（ＳｉＯ２膜））を成膜することで形成する。
次いで、公知の手法により、第１の層間絶縁膜９５及び酸化シリコン膜１１を貫通し、第１の不純物拡散領域４７の上面４７ａと接触する第１のコンタクトプラグ９６と、第１の層間絶縁膜９５及び酸化シリコン膜１１を貫通し、第２の不純物拡散領域４８の上面４８ａと接触する第２のコンタクトプラグ９７と、を一括形成する。
このとき、第１及び第２のコンタクトプラグ９６，９７の上面９６ａ，９７ａは、平坦な面とされた第１の層間絶縁膜９５の上面９５ａに対して面一とする。
次いで、公知の手法により、第１の層間絶縁膜９５の上面９５ａ、第１のコンタクトプラグ９６の上面９６ａ、及び第２のコンタクトプラグ９７の上面９７ａに、第２の層間絶縁膜９９（例えば、酸化シリコン膜（ＳｉＯ２膜））を形成する。
次いで、公知の手法により、第２の層間絶縁膜９９を貫通し、第１のコンタクトプラグ９６の上面９６ａと接触するビットコンタクト１０１を形成する。このとき、ビットコンタクト１０１は、その上面１０１ａが第２の層間絶縁膜９９の平坦な上面９９ａに対して面一になるように形成する。
次いで、公知の手法により、第２の層間絶縁膜９９の上面９９ａに、ビットコンタクト１０１の上面１０１ａと接触し、かつゲート電極８８の延在方向に対して交差する方向に延在するビット線１０２を形成する。
これにより、ビット線１０２は、ビットコンタクト１０１を介して、第１の不純物拡散領域４７（隣接する２つのＭＩＳトランジスタに共通の領域）と電気的に接続される。
次いで、公知の手法により、第２の層間絶縁膜９９の上面９９ａに配置され、かつビット線１０２を覆う第３の層間絶縁膜１０４（例えば、酸化シリコン膜（ＳｉＯ２膜））と、第２及び第３の層間絶縁膜９９，１０４を貫通し、かつ下端が第２のコンタクトプラグ９７の上面９７ａと接触する第３のコンタクトプラグ１０６と、を順次形成する。
このとき、第３のコンタクトプラグ１０６の上面１０６ａは、第３の層間絶縁膜１０４の平坦な上面１０４ａに対して面一にする。
次いで、公知の手法により、第３の層間絶縁膜１０４の上面１０４ａに、第３のコンタクトプラグ１０６の上面１０６ａを露出するシリンダ孔１０８Ａを有したキャパシタ形成用層間絶縁膜１０８（例えば、酸化シリコン膜（ＳｉＯ２膜））を形成する。
次いで、公知の手法により、クラウン型とされ、シリンダ孔１０８Ａの内面を覆う下部電極７４と、キャパシタ形成用層間絶縁膜１０８から露出された下部電極７４の表面を覆う容量絶縁膜７６と、容量絶縁膜７６を介して下部電極７４の内部を埋め込み、かつ上面７７ａが平坦な面とされた上部電極７７と、を順次形成する。
これにより、下部電極７４、容量絶縁膜７６、及び上部電極７７よりなるキャパシタ７９（記憶素子）が形成されると共に、第２の実施の形態の半導体装置９０が製造される。
また、下部電極７４は、シリンダ孔１０８Ａの内面を覆うことで、第３のコンタクトプラグ１０６の上面１０６ａと接触する。これにより、下部電極７４は、第３のコンタクトプラグ１０６の上面１０６ａを介して、第２の不純物拡散領域４８と電気的に接続される。
なお、キャパシタ７９を形成後、さらに上部電極７７の上面７７ａに、図示していない層間絶縁膜、該層間絶縁膜を貫通し、かつ上部電極７７と接触するコンタクトプラグ、及び該層間絶縁膜上に配置され、かつ該コンタクトプラグの上端と接続される配線等を形成することで、第２の実施の形態の半導体装置９０を製造してもよい。
第２の実施の形態の半導体装置の製造方法によれば、側壁膜４２をマスクとして基板１２の主面１２ａに第１の溝４５を形成することにより、第１の溝４５の加工位置精度が向上するため、基板１２の面内において分離溝２１（絶縁分離部２４が形成される溝）と第１の溝４５との間隔のばらつきを低減できる。
これにより、基板１２の面内において、第１の溝４５と絶縁分離部２４との間に形成される第２の不純物拡散領域４８の上面４８ａの面積ばらつきが小さくなり、また、第１の溝４５間に形成される第１の不純物拡散領域４７の上面４７ａの面積ばらつきも小さくなる。
したがって、第２の不純物拡散領域４８と第２の不純物拡散領域４８の上面４８ａと接触する第２のコンタクトプラグ９７との間のコンタクト抵抗のばらつき、及び第１の不純物拡散領域４７と第１の不純物拡散領域４７の上面４７ａと接触する第１のコンタクトプラグ９６との間のコンタクト抵抗のばらつきが低減されるので、その結果、素子（具体的には、ＭＩＳトランジスタ）の特性ばらつきを抑制できる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、第１及び第２の実施の形態の半導体装置１０，９０の製造方法では、一例として、基板１２の上面１２ａにエッチングストッパ膜となる酸化シリコン膜１１を形成し、酸化シリコン膜１１の上面１１ａに犠牲膜１５を形成する場合を例に挙げて説明したが、犠牲膜１５の膜種によっては、該エッチングストッパ膜（酸化シリコン膜１１）を形成する必要はない。この場合、基板１２の上面１２ａに直接、犠牲膜１５を形成すればよい。
また、該エッチングストッパ膜は、酸化シリコン膜に限定されない。
本発明は、半導体装置の製造方法に適用可能である。
１０，９０…半導体装置、１１…酸化シリコン膜、１１ａ，１３ａ，２４ａ，２５ａ，２９ａ，３７ｂ，４７ａ，４８ａ，５３ａ，５５ａ，６２ａ，６４ａ，６８ａ，７７ａ，８０ａ,８８ａ，９５ａ，９６ａ，９７ａ，９９ａ，１０１ａ，１０４ａ，１０６ａ…上面、１２…基板、１２ａ…主面、１３…素子分離領域、１４，２７…活性領域、１５…犠牲膜、１５ａ，１６ａ，３２ａ，３５ａ，３７ａ…表面、１６…アモルファスカーボン膜、１６Ａ，１８Ａ，３９，８５…開口溝、１８…エッチング用レジスト膜、２１…分離溝、２１Ａ…底、２３…第１の絶縁膜、２４…絶縁分離部、２４ｂ，２４ｃ，２５ｂ，２５ｃ，４５ｂ，４５ｃ…側壁、２４Ａ…上部、２５…突出部、２９…不純物拡散領域、３２…保護膜、３３…第２の溝、３５…第２の絶縁膜、３６…第３の溝、３７…塗布系絶縁膜、４２…側壁膜、４３…帯状パターン、４５…第１の溝、４５−１…下部、４５−２…上部、４７…第１の不純物拡散領域、４８…第２の不純物拡散領域、５２…ゲート絶縁膜、５３，８８…ゲート電極、５５…埋め込み絶縁膜、５７…ビットコン層間絶縁膜、５７Ａ…開口部、５８…ビット線、６１，９１…キャップ絶縁膜、６２…ライナー膜、６４…容量コンタクト用層間絶縁膜、６６…容量コンタクト孔、６８…容量コンタクトプラグ、７２…容量コンタクトパッド、７３…シリコン窒化膜、７４…下部電極、７６…容量絶縁膜、７７…上部電極、７９…キャパシタ、８０…容量プレート、８４…溝部、９２…スペーサ、９５…第１の層間絶縁膜、９６…第１のコンタクトプラグ、９７…第２のコンタクトプラグ、９９…第２の層間絶縁膜、１０１…ビットコンタクト、１０２…ビット線、１０４…第３の層間絶縁膜、１０６…第３のコンタクトプラグ、１０８…キャパシタ形成用層間絶縁膜、１０８Ａ…シリンダ孔、Ｄ１，Ｄ２，Ｄ３…深さ、Ｅ，…距離、Ｈ１，…高さ、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５…厚さ、Ｗ１，Ｗ２，Ｗ３…幅

Claims (20)

  1. 基板の主面に溝形状の絶縁分離部を形成する工程と、
    前記絶縁分離部の上部が前記基板の主面上に突出した突出部を形成する工程と、
    前記突出部の側壁からその側方下部の前記基板の主面までを覆う、側壁膜を形成する工程と、
    前記側壁膜をマスクとして前記基板の主面にエッチングを施すことで、前記基板に第１の溝を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 基板の主面に溝形状の絶縁分離部を形成する工程と、
    前記絶縁分離部の上部が前記基板の主面上に突出した突出部を形成する工程と、
    前記突出部の側壁からその側方下部の前記基板の主面までを覆う、側壁膜を形成する工程と、
    前記側壁膜をマスクとして前記基板の主面にエッチングを施すことで、前記基板に第１の溝を形成する工程と、
    を有し、
    前記側壁膜を形成する工程では、対向配置された２つの前記側壁膜の間に、前記基板の主面を露出する開口溝を形成することを特徴とする半導体装置の製造方法。
  3. 基板の主面に溝形状の絶縁分離部を形成する工程と、
    前記絶縁分離部の上部が前記基板の主面上に突出した突出部を形成する工程と、
    前記突出部の側壁からその側方下部の前記基板の主面までを覆う側壁膜、対向配置された２つの前記側壁膜の間に配置された帯状パターン、及び該帯状パターンと前記側壁膜との間に配置され、前記基板の主面を露出する開口溝を一括形成する工程と、
    前記側壁膜及び帯状パターンをマスクとして前記基板の主面にエッチングを施すことで、前記基板に第１の溝を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  4. 前記絶縁分離部を形成する工程は、
    前記基板の主面に犠牲膜を形成する工程と、
    前記犠牲膜を貫通し、その下部の前記基板の途中までを掘り下げた形状の分離溝を形成する工程と、
    前記分離溝を、該分離溝の底部から、前記基板の主面以上、前記犠牲膜の表面以下の高さまで第１の絶縁膜で埋め込むことで、前記第１の絶縁膜からなる前記絶縁分離部を形成する工程と、を有し、
    前記突出部を形成する工程では、前記犠牲膜を除去することで、前記犠牲膜に覆われていた部分の前記絶縁分離部の上部が前記基板の主面上に突出した形状の、前記突出部を形成することを特徴とする請求項１ないし３のうち、いずれか１項に記載の半導体装置の製造方法。
  5. 前記側壁膜を形成する工程は、
    前記突出部をコンフォーマルに覆うように、保護膜を形成する工程と、
    前記保護膜をエッチバックすることで、前記突出部の側壁からその側方下部の前記基板までを覆う形状の、前記保護膜からなる前記側壁膜を形成する工程と、を有することを特徴とする請求項１、２、４のうち、いずれか１項に記載の半導体装置の製造方法。
  6. 前記保護膜を形成する工程では、前記基板の主面及び前記突出部をコンフォーマルに覆う保護膜を成膜することで、前記突出部間に位置する前記保護膜に第２の溝を形成し、
    前記第２の溝の内面を含む前記保護膜の表面をコンフォーマルに覆う第２の絶縁膜を成膜することで、前記第２の溝の上方に位置する前記第２の絶縁膜に第３の溝を形成する工程と、
    前記第３の溝を埋め込むように、前記第２の絶縁膜の表面に塗布系絶縁膜を形成し、該塗布系絶縁膜の表面を平坦な面にする工程と、
    前記塗布系絶縁膜を選択的にエッチバックすることで、前記第３の溝内に前記塗布系絶縁膜を残存させると共に、前記第３の溝間に位置する前記第２の絶縁膜の表面を露出させる工程と、
    前記第３の溝内に残存する前記塗布系絶縁膜をマスクとして、前記第２の絶縁膜を選択的にエッチングすることで、該塗布系絶縁膜の下方にのみ前記第２の絶縁膜を残存させる工程と、
    残存する前記塗布系絶縁膜を除去する工程と、を有し、
    前記側壁膜を形成する工程では、残存する前記第２の絶縁膜をマスクとするエッチングにより、前記基板の主面が露出するまで前記保護膜を除去することで、前記側壁膜と、前記突出部間の中央に配置され、前記保護膜よりなる帯状パターンとを一括形成する工程と、
    前記第１の溝を形成する工程では、前記突出部、前記側壁膜、及び前記帯状パターンをエッチングマスクとして前記基板の主面をエッチングすることで、２つの前記絶縁分離部間に位置する前記基板に、２つの前記第１の溝を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記絶縁分離部を形成する工程では、前記犠牲酸化膜の表面に対して前記分離溝を埋め込む前記第１の絶縁膜の上面が面一となるように前記絶縁分離部を形成し、
    前記犠牲膜を形成する工程では、前記突出部の高さが所望の高さとなるように、該犠牲膜の厚さを制御することを特徴とする請求項４ないし６のうち、いずれか１項に記載の半導体装置の製造方法。
  8. 前記突出部を形成する工程では、前記保護膜の厚さよりも前記突出部の高さが大きくなるように前記突出部を形成し、
    前記保護膜を形成する工程では、前記突出部の側壁を基準としたときの前記第１の溝の側壁の位置が所望の位置となるように前記保護膜の厚さを制御することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第１の溝を形成する工程では、前記第１の溝の深さが前記分離溝の深さよりも浅くなるように、前記１の溝を形成することを特徴とする請求項４ないし８のうち、いずれか１項に記載の半導体装置の製造方法。
  10. 前記犠牲膜を形成する前に、前記基板の主面に、前記犠牲膜を除去する際に使用するエッチング液から前記基板を保護するエッチングストッパ膜を形成する工程を有し、
    前記犠牲膜を形成する工程では、前記エッチングストッパ膜の上面に前記犠牲膜を形成することを特徴とする請求項４ないし９のうち、いずれか１項に記載の半導体装置の製造方法。
  11. 前記基板の材料としてシリコンを用いると共に、前記犠牲膜を形成する工程では、ドープドポリシリコン膜を成膜することで前記犠牲膜を形成し、
    前記犠牲膜を除去する際、前記エッチング液としてアンモニア水を使用することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記絶縁分離部を形成する前に、前記基板の主面に、該絶縁分離部と交差する方向に延在し、前記絶縁分離部と共に、活性領域を区画する素子分離領域を形成する工程を有し、
    前記第１の絶縁膜は、前記素子分離領域及び前記活性領域に対してエッチング選択比の高い膜により形成することを特徴とする請求項４ないし１１のうち、いずれか１項に記載の半導体装置の製造方法。
  13. 前記保護膜は、前記第２の絶縁膜及び前記基板に対してエッチング選択比の高い膜により形成することを特徴とする請求項６ない１２のうち、いずれか１項に記載の半導体装置の製造方法。
  14. 前記第２の絶縁膜は、前記塗布系絶縁膜に対してエッチング選択比の高い膜により形成することを特徴とする請求項６ない１３のうち、いずれか１項に記載の半導体装置の製造方法。
  15. 前記犠牲膜を除去後、前記活性領域に不純物拡散領域を形成する工程を有し、
    前記第１の溝の形成により前記不純物拡散領域を分離することで、前記第１の溝の一方の側壁に第１の不純物拡散領域を形成すると共に、前記第１の溝の他方の側壁に第２の不純物拡散領域を形成することを特徴とする請求項１２ないし１４のうち、いずれか１項に記載の半導体装置の製造方法。
  16. 前記第１の溝の下部の内面を覆うゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介して、前記第１の溝の下部を埋め込むゲート電極を形成する工程と、
    を有することを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記第１の溝の上部を埋め込むと共に、前記ゲート電極の上面を覆う埋め込み絶縁膜を形成する工程を有することを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記第１の不純物拡散領域の上面と接触するビットコンタクト、及び該ビットコンタクトと一体とされたビット線を形成する工程と、
    前記ビット線を覆う容量コンタクト用層間絶縁膜を形成する工程と、
    前記容量コンタクト用層間絶縁膜を貫通し、前記第２の不純物拡散領域の上面と接触する容量コンタクトプラグを形成する工程と、
    を有することを特徴とする請求項１５ないし１７のうち、いずれか１項に記載の半導体装置の製造方法。
  19. 前記第１の溝の内面を覆うゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介して、前記第１の溝を埋め込むと共に、前記基板の主面から突出するゲート電極を形成する工程と、
    を有することを特徴とする請求項１ないし１８のうち、いずれか１項に記載の半導体装置の製造方法。
  20. 前記基板の主面に、前記ゲート電極のうち、該主面から突出した部分を覆う層間絶縁膜を形成する工程と、
    前記層間絶縁膜を貫通し、かつ前記第１の不純物拡散領域の上面と接触する第１のコンタクトプラグと、前記層間絶縁膜を貫通し、かつ前記第２の不純物拡散領域の上面と接触する第２のコンタクトプラグと、を一括形成する工程と、
    を有する請求項１９に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014103734A1 (ja) * 2012-12-27 2014-07-03 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
JP2020120111A (ja) * 2019-01-25 2020-08-06 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 埋め込みゲート電極を有する半導体素子の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111509029B (zh) * 2019-01-31 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201940A (ja) * 1993-12-29 1995-08-04 Nec Corp シリコン薄膜中の不純物分析方法
US20030143809A1 (en) * 2002-01-25 2003-07-31 Infineon Technologies North America Corp. Method for achieving high self-aligning vertical gate studs relative to the support isolation level
JP2006024705A (ja) * 2004-07-07 2006-01-26 Renesas Technology Corp 不揮発性半導体記憶装置の製造方法、及び不揮発性半導体記憶装置
JP2009507372A (ja) * 2005-09-01 2009-02-19 マイクロン テクノロジー， インク． 珪化された溝形シリコン
JP2010080944A (ja) * 2008-08-25 2010-04-08 Elpida Memory Inc 半導体装置の製造方法
JP2011129565A (ja) * 2009-12-15 2011-06-30 Elpida Memory Inc 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI235411B (en) * 2003-07-23 2005-07-01 Samsung Electronics Co Ltd Self-aligned inner gate recess channel transistor and method of forming the same
TWI309066B (en) * 2005-12-19 2009-04-21 Nanya Technology Corp Semiconductor device having a trench gate the fabricating method of the same
KR100924344B1 (ko) * 2007-12-10 2009-10-30 주식회사 하이닉스반도체 리세스 채널을 갖는 반도체 소자 및 그 제조방법
JP2010232446A (ja) 2009-03-27 2010-10-14 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
JP2011129771A (ja) * 2009-12-18 2011-06-30 Elpida Memory Inc 半導体装置及びその製造方法
JP5507287B2 (ja) * 2010-02-22 2014-05-28 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201940A (ja) * 1993-12-29 1995-08-04 Nec Corp シリコン薄膜中の不純物分析方法
US20030143809A1 (en) * 2002-01-25 2003-07-31 Infineon Technologies North America Corp. Method for achieving high self-aligning vertical gate studs relative to the support isolation level
JP2006024705A (ja) * 2004-07-07 2006-01-26 Renesas Technology Corp 不揮発性半導体記憶装置の製造方法、及び不揮発性半導体記憶装置
JP2009507372A (ja) * 2005-09-01 2009-02-19 マイクロン テクノロジー， インク． 珪化された溝形シリコン
JP2010080944A (ja) * 2008-08-25 2010-04-08 Elpida Memory Inc 半導体装置の製造方法
JP2011129565A (ja) * 2009-12-15 2011-06-30 Elpida Memory Inc 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014103734A1 (ja) * 2012-12-27 2014-07-03 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
JP2020120111A (ja) * 2019-01-25 2020-08-06 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 埋め込みゲート電極を有する半導体素子の製造方法
JP7012105B2 (ja) 2019-01-25 2022-01-27 三星電子株式会社 埋め込みゲート電極を有する半導体素子の製造方法
US11670537B2 (en) 2019-01-25 2023-06-06 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device having buried gate electrodes

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