JP5348372B2 - 半導体素子及びその製造方法並びにｄｒａｍの製造方法 - Google Patents

Description

本発明は、半導体素子及びその製造方法に関し、特に、自己整合されたコンタクトプラグを有する半導体素子及びその製造方法並びにＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）の製造方法に関するものである。

半導体素子の高集積化に伴いトランジスタの安定的な動作を確保するのが困難となっている。短チャネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）のような問題を克服しながらトランジスタを縮小する方法として埋め込みチャネルアレイトランジスタ（ｂｕｒｉｅｄ ｃｈａｎｎｅｌ ａｒｒａｙ ｔｒａｎｓｉｓｔｏｒ；ＢＣＡＴ）が研究されている。

埋め込みチャネルアレイトランジスタ（ＢＣＡＴ）はゲート電極を半導体基板の内部に埋め込むように形成する。埋め込められたゲート電極上にキャッピングパターンが提供される。キャッピングパターン及び半導体基板の上部表面は同一レベルを有するように形成する。すなわち、埋め込められたゲート電極はキャッピングパターンで覆われ、半導体基板の上部表面よりも低いレベルで提供される。

埋め込められたゲート電極両側の半導体基板にソース／ドレイン領域が提供される。したがって、埋め込みチャネルアレイトランジスタ（ＢＣＡＴ）は平板トランジスタ（ｐｌａｎａｒ ｔｒａｎｓｉｓｔｏｒ）と比べて相対的に長い有効チャネル長さを確保することができる。すなわち、埋め込みチャネルアレイトランジスタ（ＢＣＡＴ）は高集積化に有利な構造を有する。

ＤＲＡＭのような半導体装置は、複数の埋め込みチャネルアレイトランジスタ（ＢＣＡＴ）を備える。また、上記半導体装置はビットライン及び埋め込みコンタクトプラグのような相互配線（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ）を構成要素として採用する。
例えば、埋め込みチャネルアレイトランジスタ（ＢＣＡＴ）を有する半導体基板は層間絶縁膜で覆われる。層間絶縁膜内にビットラインが配置される。ビットラインは層間絶縁膜を貫通するビットプラグによりソース／ドレイン領域のうちから選択された一つに接触する。層間絶縁膜上にストレージノード（ｓｔｏｒａｇｅ ｎｏｄｅ）が配置される。ストレージノードは層間絶縁膜を貫通する埋め込みコンタクトプラグ（ｂｕｒｉｅｄ ｃｏｎｔａｃｔ ｐｌｕｇ）によりソース／ドレイン領域の中から選択された他の一つに接触される。

埋め込みコンタクトプラグはビットライン及びビットプラグと絶縁されなければならない。ところが、埋め込みチャネルアレイトランジスタ（ＢＣＡＴ）の縮小と伴って埋め込みコンタクトプラグが配置される空間もますます狭くなっている。すなわち、埋め込みコンタクトプラグがビットライン及びビットプラグに絶縁できるように形成することはますます難しくなる。
一方、半導体基板上にコンタクトプラグを形成する他の方法が、例えば、特許文献１に「ウエハ上のコンタクト形成方法（Ｍｅｔｈｏｄ ｆｏｒ ｐｒｏｄｕｃｔｉｏｎ ｏｆ ｃｏｎｔａｃｔｓ ｏｎ ａ ｗａｆｅｒ）」という名称でグラフ（Ｇｒａｆ）氏等によって開示されている。

特許文献１によれば、フォト工程により形成されたバー（ｂａｒ）状マスクパターンを用いてコンタクトホールを形成する方法が提供される。この場合、コンタクトホールの大きさ及びコンタクトホールとの間の間隔はフォト工程の限界解像度に依存する。すなわち、コンタクトホールの大きさ及びコンタクトホールとの間の間隔を縮小するのに限界があるという問題がある。

米国特許出願公開第２００６／０２７６０１９号明細書

そこで、本発明は上記従来の半導体素子の製造方法における問題点に鑑みてなされたものであって、本発明の目的は、工程上十分な余裕を有するコンタクトプラグを備える半導体素子の製造方法及びＤＲＡＭの製造方法を提供することにある。
本発明の他の目的は、コンタクトプラグを有する半導体素子を提供することにある。

上記目的を達成するためになされた本発明による半導体素子の製造方法は、半導体基板に複数の活性領域を画定する段階と、前記活性領域を有する前記半導体基板上に下部絶縁膜を形成する段階と、前記下部絶縁膜をパターニングして前記活性領域を露出させるコンタクトホールを形成する段階と、前記下部絶縁膜上に前記コンタクトホールを介して前記活性領域に接続された互いに平行な複数の配線パターンを形成する段階と、前記配線パターン間を埋め込むように上部絶縁膜を形成する段階と、前記上部絶縁膜を有する前記半導体基板上に前記配線パターンを横切って互いに平行な複数の第１マスクパターンを形成する段階と、前記第１マスクパターン間に前記第１マスクパターンと自己整合される第２マスクパターンを形成する段階と、前記第１及び第２マスクパターン、及び前記配線パターンをエッチングマスクとして用いて前記上部絶縁膜及び前記下部絶縁膜をエッチングして前記半導体基板を露出させる複数のコンタクトホールを形成する段階と、前記コンタクトホールそれぞれにコンタクトプラグを形成する段階と、前記コンタクトプラグ上に複数の電極を形成する段階とを有することを特徴とする。

前記第１マスクパターンを形成する段階は、前記上部絶縁膜を有する前記半導体基板上に第１犠牲膜を形成する段階と、前記第１犠牲膜上に第１マスク膜を形成する段階と、前記第１マスク膜及び前記第１犠牲膜をパターニングする段階とを含むことが好ましい。
前記第１マスク膜は、ポリシリコン膜で形成することが好ましい。
前記第１マスクパターンは、前記配線パターンと直交するように形成することが好ましい。
前記第２マスクパターンを形成する段階は、前記第１マスクパターンを有する前記半導体基板の表面を覆う第２犠牲膜を形成する段階と、前記第１マスクパターン間を埋め込んで前記第２犠牲膜を覆う第２マスク膜を形成する段階と、前記第２マスク膜を平坦化する段階とを含むことが好ましい。

前記第２マスク膜は、ポリシリコン膜で形成することが好ましい。
前記第２犠牲膜は、前記第１及び第２マスクパターンに対してエッチング選択比を有する物質膜で形成することが好ましい。
前記配線パターンを形成する段階は、前記下部絶縁膜上に導電膜を形成する段階と、前記導電膜上にキャッピング（ｃａｐｐｉｎｇ）膜を形成する段階と、前記キャッピング膜及び前記導電膜をパターニングしてキャッピングパターン及び配線を形成する段階とを含むことが好ましい。
前記第１マスクパターンを形成する前に、前記配線パターンをエッチバックしてグルーブ（ｇｒｏｏｖｅ）を形成する段階と、前記第２マスクパターンと同一の物質膜を用いて前記グルーブを埋め込む犠牲キャッピングパターンを形成する段階とをさらに有することが好ましい。

上記目的を達成するためになされた本発明によるＤＲＡＭの製造方法は、半導体基板に行及び列方向に沿って二次元に整列された複数の活性領域を画定する段階と、前記活性領域を有する前記半導体基板上に下部絶縁膜を形成する段階と、前記下部絶縁膜上に前記活性領域を横切って互いに平行な複数のビットパターンを形成する段階と、前記ビットパターン間を埋め込むように上部絶縁膜を形成する段階と、前記上部絶縁膜を有する前記半導体基板上に前記ビットパターンを横切って互いに平行な複数の第１マスクパターンを形成する段階と、前記第１マスクパターン間に前記第１マスクパターンと自己整合される第２マスクパターンを形成する段階と、前記第１及び第２マスクパターン、及び前記ビットパターンをエッチングマスクとして用いて前記上部絶縁膜及び前記下部絶縁膜をエッチングして前記活性領域を露出させる複数の埋め込みコンタクトホールを形成する段階と、前記埋め込みコンタクトホールそれぞれに埋め込みコンタクトプラグを形成する段階と、前記埋め込みコンタクトプラグ上に複数のストレージノードを形成する段階とを有することを特徴とする。

前記ビットパターンは、前記活性領域を斜めに横切るように形成することが好ましい。
前記第１マスクパターンは、前記ビットパターンと直交するように形成し、前記第１マスクパターンと前記ビットパターンの交差点は前記活性領域上に位置することが好ましい。
前記第２マスクパターンと前記ビットパターンの交差点は前記活性領域の間に位置するように形成することが好ましい。
前記ビットパターンを形成する段階は、前記下部絶縁膜上にビット導電膜を形成する段階と、前記ビット導電膜上にビットキャッピング膜を形成する段階と、前記ビットキャッピング膜及び前記ビット導電膜をパターニングして複数のビットキャッピングパターン及びビットラインを形成する段階とを含むことが好ましい。
前記第１マスクパターンを形成する前に、前記ビットパターンをエッチバックしてグルーブを形成する段階と、前記第２マスクパターンと同一の物質膜を用いて前記グルーブを埋め込む犠牲キャッピングパターンを形成する段階とをさらに有することが好ましい。
前記第１マスクパターンを形成する段階は、前記上部絶縁膜を有する前記半導体基板上に第１犠牲膜を形成する段階と、前記第１犠牲膜上に第１マスク膜を形成する段階と、前記第１マスク膜及び前記第１犠牲膜をパターニングする段階とを含むことが好ましい。
前記第１マスク膜は、ポリシリコン膜で形成することが好ましい。

前記第２マスクパターンを形成する段階は、前記第１マスクパターンを有する前記半導体基板の表面を覆う第２犠牲膜を形成する段階と、前記第１マスクパターン間を埋め込んで前記第２犠牲膜を覆う第２マスク膜を形成する段階と、前記第２マスク膜を平坦化する段階とを含むことが好ましい。
前記第２マスク膜は、ポリシリコン膜で形成することが好ましい。
前記下部絶縁膜を形成する前に、前記半導体基板上に前記活性領域を横切って互いに平行な複数の埋め込みワードラインを形成する段階と、前記埋め込みワードライン上を覆う複数のワードキャッピングパターンを形成する段階とをさらに有し、前記埋め込みワードラインは、前記活性領域の上部表面よりも低いレベルに配置されることが好ましい。
前記埋め込みワードラインは、前記ビットパターンと直交するように形成し、前記活性領域のそれぞれは一対の前記埋め込みワードラインと交差し、前記第１マスクパターンと前記ビットパターンの交差点は前記一対の埋め込みワードライン間の前記活性領域上に位置することが好ましい。
前記埋め込みコンタクトプラグを形成する段階は、前記埋め込みコンタクトホールを埋め込んで前記半導体基板を覆うように埋め込みコンタクト導電膜を形成する段階と、前記ビットパターンが露出するまで前記第１及び第２マスクパターン、及び前記埋め込みコンタクト導電膜を平坦化する段階とを含むことが好ましい。

上記目的を達成するためになされた本発明による半導体素子は、半導体基板に行及び列方向に沿って二次元に整列される複数の活性領域と、前記活性領域を有する前記半導体基板を覆う層間絶縁膜と、前記層間絶縁膜を貫通して前記複数の活性領域と接続するビットプラグと、前記ビットプラグと接続し、前記層間絶縁膜上に前記活性領域を横切って互いに平行な複数のビットパターンと、前記ビットパターンの間に該ビットパターンと直交する方向に互いに離隔して延在する複数の第１絶縁パターンと、前記ビットパターンと直交する方向に互いに離隔して延在する前記第１絶縁パターンの間に自己整合される第２絶縁パターンと、前記第２絶縁パターン、前記第１絶縁パターン及び前記ビットパターン間に配置されて前記層間絶縁膜を貫通して前記活性領域と接触される複数の埋め込み複数のコンタクトプラグと、前記埋め込みコンタクトプラグ上に前記埋め込みコンタクトプラグと接続されたストレージノードを有することを特徴とする。

前記埋め込みコンタクトプラグは、フォトリソグラフィ工程の限界解像度よりも狭い幅を有することが好ましい。
前記第２絶縁パターンは、フォトリソグラフィ工程の限界解像度よりも狭い幅を有することが好ましい。
前記活性領域は、第１活性領域と、前記第１活性領域の前記列方向に整列される第２活性領域と、前記第１活性領域の前記行方向に整列される第３活性領域と、前記第２活性領域の前記行方向に整列される第４活性領域とを含むことが好ましい。
前記ビットパターンは、前記第１及び第２活性領域を横切る第１ビットパターンと、前記第３及び第４活性領域を横切る第２ビットパターンとを含み、前記第１及び第２ビットパターンは、活性領域を斜めに横切ることが好ましい。

前記第１及び第３活性領域を横切って互いに平行な第１及び第２埋め込みワードラインと、前記第２及び第４活性領域を横切って互いに平行な第３及び第４埋め込みワードラインとをさらに含み、前記第１乃至第４埋め込みワードラインは前記第１及び第２ビットパターンと直交し、前記第１絶縁パターンの一つが、前記第１及び第２埋め込みワードライン間であって前記第１及び第２埋め込みワードライン上に配置され、前記第１絶縁パターンの他の一つが前記第３及び第４埋め込みワードライン間であって前記第３及び第４埋め込みワードライン上に配置されることが好ましい。
前記第１乃至第４埋め込みワードラインは、前記活性領域の上部表面よりも低いレベルに配置されることが好ましい。
前記埋め込みコンタクトプラグ上に配置されたストレージノードをさらに含むことが好ましい。

本発明に係る半導体素子及びその製造方法並びにＤＲＡＭの製造方法によれば、半導体基板上に互いに平行な配線パターンを形成し、配線パターンを横切って互いに平行な第１マスクパターンを形成し、第１マスクパターン間に第１マスクパターンと自己整合される第２マスクパターンを形成し、第１及び第２マスクパターンと配線パターンとをエッチングマスクとして用いて上部絶縁膜及び下部絶縁膜をエッチングして半導体基板を露出させるコンタクトホールを形成し、コンタクトホールにコンタクトプラグを形成し、コンタクトホールはマスクパターンと配線パターン間に自己整合される。こうすることにより従来と比べて工程上に十分な余裕を有することができ、結果的に、高集積化に有利な半導体素子を実現することができるという効果がある。

次に、本発明に係る半導体素子及びその製造方法並びにＤＲＡＭの製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。

図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものがある。また、層が、他の層、または基板「上」にあると言われた場合、それは他の層、または基板上に直接形成することができるか、またはそれらの間に第３の層が介在されることもある。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。

図１〜図１４を参照して本発明の実施形態に係るＤＲＡＭの製造方法を説明する。
図１は、本発明の実施形態に係るＤＲＡＭの製造方法を説明するために製造工程順に示す平面図であり、図２〜図４は、製造工程順に示す図１のＩ−Ｉ’線に沿った断面図である。

図１及び図２を参照すると、半導体基板５０に活性領域５１、５２、５３、５４を画定する素子分離膜５７を形成することができる。半導体基板５０はシリコンウェハとすることができる。素子分離膜５７は浅いトレンチ素子分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＳＴＩ）技術を用いて形成することができる。素子分離膜５７は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜で形成することができる。

活性領域５１、５２、５３、５４は行及び列方向に沿って二次元に整列されるように形成することができる。また、活性領域５１、５２、５３、５４は互いに平行に整列するように形成することができる。例えば、第２活性領域５２は第１活性領域５１に対して列方向に整列され、第３活性領域５３は第１活性領域５１に対して行方向に整列され、第４活性領域５４は第２活性領域５２に対して行方向に整列される。活性領域５１、５２、５３、５４及び素子分離膜５７の上部表面は同一平面上に露出させることができる。

活性領域５１、５２、５３、５４及び素子分離膜５７をパターニングしてゲートグルーブ（ｇａｔｅ ｇｒｏｏｖｅｓ）を形成することができる。ゲートグルーブの側壁及び底にゲート誘電膜５９を形成することができる。ゲート誘電膜５９上にゲートグルーブを部分的に埋め込む、埋め込みワードライン６１、６２、６３、６４を形成することができる。埋め込みワードライン６１、６２、６３、６４上にワードキャッピングパターン（ｗｏｒｄ ｃａｐｐｉｎｇ ｐａｔｔｅｒｎｓ）６５を形成することができる。埋め込みワードライン６１、６２、６３、６４の両側の活性領域５１、５２、５３、５４に高濃度不純物イオンを注入してソース／ドレイン領域６７を形成することができる。ワードキャッピングパターン６５、ソース／ドレイン領域６７及び素子分離膜５７の上部表面は同一平面上に露出させることができる。

ゲート誘電膜５９は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、高誘電膜（ｈｉｇｈ−ｋ ｄｉｅｌｅｃｔｒｉｃｓ）、またはこれらの組み合わせ膜で形成することができる。埋め込みワードライン６１、６２、６３、６４は、金属膜、金属シリサイド膜、金属窒化膜、ポリシリコン膜、またはこれらの組み合わせ膜のような導電膜で形成することができる。例えば、埋め込みワードライン６１、６２、６３、６４はＴｉＮ膜で形成することができる。ワードキャッピングパターン６５は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜で形成することができる。

埋め込みワードライン６１、６２、６３、６４は、活性領域５１、５２、５３、５４の上部表面よりも低いレベルに形成することができる。すなわち、埋め込みワードライン６１、６２、６３、６４は、ソース／ドレイン領域６７の上部表面よりも低いレベル（低い位置）に形成することができる。埋め込みワードライン６１、６２、６３、６４は互いに平行に形成する。

図に示すように、第１埋め込みワードライン６１は第１及び第３活性領域５１、５３を横切るように形成することができる。第１及び第３活性領域５１、５３のそれぞれは第１埋め込みワードライン６１と斜めに交差するように形成される。第２埋め込みワードライン６２は第１埋め込みワードライン６１と平行し、第１及び第３活性領域５１、５３を横切るように形成することができる。同様に、第３及び第４埋め込みワードライン６３、６４は第２及び第４活性領域５２、５４を横切るように形成することができる。

埋め込みワードライン６１、６２、６３、６４を有する半導体基板５０上に下部絶縁膜６９を形成することができる。下部絶縁膜６９は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜で形成することができる。
下部絶縁膜６９をパターニングして第１及び第２埋め込みワードライン６１、６２間のソース／ドレイン領域６７と第３及び第４埋め込みワードライン６３、６４間のソース／ドレイン領域６７とを露出させるビットコンタクトホールを形成することができる。ビットコンタクトホールを埋め込むビットプラグ７０を形成することができる。

下部絶縁膜６９上にビットプラグ７０に接触されて互いに平行なビットパターン７１、７２、７３を形成することができる。ビットパターン７１、７２、７３は順次に積層されるビットライン７５及びビットキャッピングパターン（ｂｉｔ ｃａｐｐｉｎｇ ｐａｔｔｅｒｎｓ）７６で形成することができる。また、ビットパターン７１、７２、７３はビットライン７５及びビットキャッピングパターン７６の側壁を覆うビットスペーサ７７を有するように形成することができる。

例えば、下部絶縁膜６９上にビット導電膜を形成することができる。実施の形態としてビット導電膜上にビットキャッピング膜（ｂｉｔ ｃａｐｐｉｎｇ ｌａｙｅｒ）を形成することができる。ビットキャッピング膜及びビット導電膜をパターニングしてビットキャッピングパターン７６及びビットライン７５を形成することができる。ビットキャッピングパターン７６及びビットライン７５を覆うスペーサ膜を形成することができる。スペーサ膜を異方性エッチングしてビットスペーサ７７を形成することができる。

ビットプラグ７０及びビットライン７５は、金属膜、金属シリサイド膜、金属窒化膜、ポリシリコン膜、またはこれらの組み合わせ膜のような導電膜で形成することができる。
ビットキャッピングパターン７６は下部絶縁膜６９に対してエッチング選択比を有する物質膜で形成することができる。ビットキャッピングパターン７６は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜で形成することができる。例えば、下部絶縁膜６９がシリコン酸化膜の場合、ビットキャッピングパターン７６はシリコン窒化膜で形成することができる。ビットスペーサ７７は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜で形成することができる。

ビットパターン７１、７２、７３は埋め込みワードライン６１、６２、６３、６４上を横切るように形成することができる。さらに、ビットパターン７１、７２、７３は埋め込みワードライン６１、６２、６３、６４と直交するように形成することができる。また、ビットパターン７１、７２、７３は活性領域５１、５２、５３、５４上を斜めに横切るように形成することができる。この場合、活性領域５１、５２、５３、５４はビットパターン７１、７２、７３及び埋め込みワードライン６１、６２、６３、６４の交差点に対し斜めに形成される。さらに詳しく述べれば、第１ビットパターン７１は第１及び第２活性領域５１、５２上を横切るように形成することができる。同様に、第２ビットパターン７２は第３及び第４活性領域５３、５４を横切るように形成することができる。

ビットパターン７１、７２、７３を有する半導体基板５０上に上部絶縁膜７９を形成することができる。上部絶縁膜７９を平坦化してビットパターン７１、７２、７３の上部表面を露出させることができる。すなわち、上部絶縁膜７９はビットパターン７１、７２、７３間のギャップ（ｇａｐ）領域を埋め込むように形成することができる。上部絶縁膜７９はビットキャッピングパターン７６に対してエッチング選択比を有する物質膜で形成することができる。上部絶縁膜７９は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜で形成することができる。例えば、ビットキャッピングパターン７６がシリコン窒化膜の場合、上部絶縁膜７９はシリコン酸化膜で形成することができる。上部絶縁膜７９の平坦化には化学機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程またはエッチバック工程を適用することができる。

図１及び図３を参照すると、ビットパターン７１、７２、７３をエッチバックしてグルーブ７１Ｒ、７２Ｒを形成することができる。ビットパターン７１、７２、７３のエッチバックには等方性エッチング工程が適用される。この場合、ビットキャッピングパターン７６は部分的にエッチングされて下方にリセス（ｒｅｃｅｓｓ）される。同時に、ビットスペーサ７７も部分的にエッチングされる。

図１及び図４を参照すると、グルーブ７１Ｒ、７２Ｒを埋め込む犠牲キャッピングパターン７１Ｓ、７２Ｓを形成することができる。犠牲キャッピングパターン７１Ｓ、７２Ｓは上部絶縁膜７９及び下部絶縁膜６９に対してエッチング選択比を有する物質膜で形成することができる。犠牲キャッピングパターン７１Ｓ、７２Ｓはポリシリコン膜で形成することができる。

さらに詳しく述べれば、グルーブ７１Ｒ、７２Ｒを埋め込んで上部絶縁膜７９を覆う犠牲キャッピング膜を形成することができる。犠牲キャッピング膜を平坦化して犠牲キャッピングパターン７１Ｓ、７２Ｓを形成することができる。犠牲キャッピング膜の平坦化には化学機械的研磨（ＣＭＰ）工程またはエッチバック工程が適用される。
しかし、グルーブ７１Ｒ、７２Ｒ及び犠牲キャッピングパターン７１Ｓ、７２Ｓを形成する工程は省略することもできる。

図５は、本発明の実施形態に係るＤＲＡＭの製造方法を説明するために製造工程順に示す平面図であり、図６は、図５のＩ−Ｉ’線に沿った断面図である。
図５及び図６を参照すると、上部絶縁膜７９上に互いに平行な第１マスクパターン８１、８２を形成することができる。具体的には、犠牲キャッピングパターン７１Ｓ、７２Ｓ及び上部絶縁膜７９上に第１犠牲膜８５及び第１マスク膜８６を順次に積層することができる。第１マスク膜８６及び第１犠牲膜８５を順次にパターニングして第１マスクパターン８１、８２を形成することができる。第１犠牲膜８５はシリコン酸化膜で形成することができる。第１マスク膜８６は上部絶縁膜７９に対してエッチング選択比を有する物質膜で形成することができる。第１マスク膜８６はポリシリコン膜で形成することができる。第１犠牲膜８５は省略することができる。

第１マスクパターン８１、８２はビットパターン７１、７２、７３上を横切るように形成することができる。さらに、第１マスクパターン８１、８２はビットパターン７１、７２、７３と直交するように形成することができる。また、第１マスクパターン８１、８２はビットプラグ７０を覆うように形成することができる。第１マスクパターン８１、８２間で上部絶縁膜７９及び犠牲キャッピングパターン７１Ｓ、７２Ｓを露出させることができる。

図に示すように、第１マスクパターン８１、８２のうちの一つは第１及び第２埋め込みワードライン６１、６２を覆うように形成することができ、第１マスクパターン８１、８２のうちの他の一つは第３及び第４埋め込みワードライン６３、６４を覆うように形成することができる。また、第１及び第２埋め込みワードライン６１、６２間のソース／ドレイン領域６７は第１マスクパターン８１、８２のうちの一つで覆われることができ、第３及び第４埋め込みワードライン６３、６４間のソース／ドレイン領域６７は第１マスクパターン８１、８２のうちの他の一つで覆われる。この場合、活性領域５１、５２、５３、５４は第１マスクパターン８１、８２及びビットパターン７１、７２、７３の交差点に位置するように形成される。

図７は、本発明の実施形態に係るＤＲＡＭの製造方法を説明するために製造工程順に示す平面図であり、図８、図９は、製造工程順に示す図７のＩ−Ｉ’線に沿った断面図である。
図７及び図８を参照すると、第１マスクパターン８１、８２を有する半導体基板５０上に第２犠牲膜８８を形成することができる。第２犠牲膜８８は半導体基板５０の上部表面に沿って形成することができる。第２犠牲膜８８は第１マスクパターン８１、８２の側壁を覆うことができる。

第２犠牲膜８８は上部絶縁膜７９と同一の物質膜で形成することができる。第２犠牲膜８８は段差被覆性（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が優れる物質膜で形成することができる。例えば、第２犠牲膜８８は原子層蒸着（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）方法によるシリコン酸化膜で形成することができる。

第２犠牲膜８８上に第２マスク膜８９を形成することができる。第２マスク膜８９は第１マスクパターン８１、８２間のギャップ領域を埋め込んで半導体基板５０を覆うことができる。第２マスク膜８９は第１マスク膜８６と同一の物質膜で形成することができる。第２マスク膜８９はポリシリコン膜で形成することができる。

図７及び図９を参照すると、第２マスク膜８９及び第２犠牲膜８８を平坦化して第２マスクパターン８９’及び第２犠牲パターン８８’を形成することができる。第２マスク膜８９及び第２犠牲膜８８の平坦化には化学機械的研磨（ＣＭＰ）工程またはエッチバック工程が適用される。その結果、第１マスクパターン８１、８２及び第２マスクパターン８９’の上部表面は同一平面上に露出される。この場合、第２犠牲パターン８８’は第１マスクパターン８１、８２及び第２マスクパターン８９’間に残存させることができる。

また、第２マスクパターン８９’のそれぞれは、第１マスクパターン８１、８２間に自己整合させることができる。ここで、第２犠牲膜８８の厚さを調節して第１マスクパターン８１、８２及び第２マスクパターン８９’間の間隔を制御することができる。第２マスクパターン８９’はフォトリソグラフィ工程を必要としない。したがって、第２マスクパターン８９’はフォトリソグラフィ工程の限界解像度よりも狭い幅で形成することもできる。第１マスクパターン８１、８２及び第２マスクパターン８９’間の間隔もフォトリソグラフィ工程の限界解像度よりも狭い幅で形成することができる。
他の実施形態において、第２犠牲膜８８の平坦化は省略することができる。この場合、第２犠牲膜８８は第１マスクパターン８１、８２を覆うことができる。

図１０は、本発明の実施形態に係るＤＲＡＭの製造方法を説明するために製造工程順に示す平面図であり、図１１、図１２は、製造工程順に示す図１０のＩ−Ｉ’線に沿った断面図である。
図１０及び図１１を参照すると、第１マスクパターン８１、８２、第２マスクパターン８９’及び犠牲キャッピングパターン７１Ｓ、７２Ｓをエッチングマスクとして用いて上部絶縁膜７９及び下部絶縁膜６９をエッチングして埋め込みコンタクトホール９１を形成することができる。犠牲キャッピングパターン７１Ｓ、７２Ｓが省略された場合にはビットパターン７１、７２、７３はエッチングマスクの役割をする。埋め込みコンタクトホール９１はフォトリソグラフィ工程の限界解像度よりも狭い幅で形成することができる。

具体的には、第１マスクパターン８１、８２及び第２マスクパターン８９’をエッチングマスクとして用いて第２犠牲パターン８８’を異方性エッチングして除去することができる。その結果、第２犠牲パターン８８’は第２マスクパターン８９’下部に残存することができる。また、第１マスクパターン８１、８２及び第２マスクパターン８９’間に上部絶縁膜７９及び犠牲キャッピングパターン７１Ｓ、７２Ｓを露出させることができる。

続いて、第１マスクパターン８１、８２、第２マスクパターン８９’及び犠牲キャッピングパターン７１Ｓ、７２Ｓをエッチングマスクとして用いて上部絶縁膜７９及び下部絶縁膜６９を異方性エッチングして埋め込みコンタクトホール９１を形成することができる。埋め込みコンタクトホール９１の底はソース／ドレイン領域６７及び素子分離膜５７を部分的に露出させることができる。
その結果、第１マスクパターン８１、８２下部に第１上部絶縁パターン（図示せず）、及び第２マスクパターン８９’下部に第２上部絶縁パターン７９”が残存することができる。第２上部絶縁パターン７９”はフォトリソグラフィ工程の限界解像度よりも狭い幅で形成することができる
。

第１マスクパターン８１、８２及び第２マスクパターン８９’は互いに平行に形成することができる。犠牲キャッピングパターン７１Ｓ、７２Ｓは第１マスクパターン８１、８２及び第２マスクパターン８９’と直交するように形成することができる。したがって、埋め込みコンタクトホール９１は平面図で見た場合、長方形に形成される。
埋め込みコンタクトホール９１の側壁に埋め込みコンタクトスペーサ９２を形成することができる。埋め込みコンタクトスペーサ９２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜で形成することができる。

図１０及び図１２を参照すると、埋め込みコンタクトホール９１を埋め込む、埋め込みコンタクトプラグ９３を形成することができる。埋め込みコンタクトプラグ９３は、ポリシリコン膜、金属膜、金属シリサイド膜、金属窒化膜、またはこれらの組み合わせ膜のような導電膜で形成することができる。

具体的には、埋め込みコンタクトホール９１を埋め込んで半導体基板５０を覆う埋め込みコンタクト導電膜を形成することができる。ビットパターン７１、７２、７３が露出されるまで埋め込みコンタクト導電膜を平坦化して埋め込みコンタクトプラグ９３を形成することができる。埋め込みコンタクト導電膜の平坦化には化学機械的研磨（ＣＭＰ）工程またはエッチバック工程が適用される。この場合、第１マスクパターン８１、８２、第２マスクパターン８９’、犠牲キャッピングパターン７１Ｓ、７２Ｓ、及び第２犠牲パターン８８’はすべて除去することができる。

図１３は、製造工程順に示す図１０のＩ−Ｉ’線に沿った断面図であり、図１４は、図１０のＩＩ−ＩＩ’線に沿った断面図である。
図１０、図１３及び図１４を参照すると、埋め込みコンタクトプラグ９３上にストレージノード９５を形成することができる。ストレージノード９５はキャパシタの下部電極の役目をすることができる。ストレージノード９５は、ポリシリコン膜、金属膜、金属シリサイド膜、金属窒化膜、またはこれらの組み合わせ膜のような導電膜で形成することができる。ストレージノード９５は埋め込みコンタクトプラグ９３を介してソース／ドレイン領域６７と電気的に接続することができる。

図１０、図１３及び図１４を参照してさらに本発明の実施形態に係るＤＲＡＭについて説明する。該ＤＲＡＭは、図１〜図１４を参照して説明したＤＲＡＭの製造方法によって相当部分説明されている。以下では、重要部分だけを簡単に説明する。

図１０、図１３及び図１４を参照すると、半導体基板５０上に互いに平行に配置されたビットパターン７１、７２、７３が提供される。ビットパターン７１、７２、７３よりも低いレベルに互いに平行に配置された埋め込みワードライン６１、６２、６３、６４が提供される。ビットパターン７１、７２、７３及び埋め込みワードライン６１、６２、６３、６４は交差するように配置される。さらに、ビットパターン７１、７２、７３及び埋め込みワードライン６１、６２、６３、６４は直交するように配置される。

ビットパターン７１、７２、７３及び埋め込みワードライン６１、６２、６３、６４の交差点に互いに離隔された活性領域５１、５２、５３、５４が提供される。活性領域５１、５２、５３、５４は半導体基板５０に形成された素子分離膜５７によって画定される。
活性領域５１、５２、５３、５４は行及び列方向に沿って二次元に整列される。
また、活性領域５１、５２、５３、５４は互いに平行に整列される。例えば、第２活性領域５２は第１活性領域５１に対して列方向に整列され、第３活性領域５３は第１活性領域５１に対して行方向に整列され、第４活性領域５４は第２活性領域５２に対して行方向に整列される。

埋め込みワードライン６１、６２、６３、６４は、活性領域５１、５２、５３、５４及び素子分離膜５７を横切るように形成することができる。埋め込みワードライン６１、６２、６３、６４は、活性領域５１、５２、５３、５４と斜めに交差するように配置される。埋め込みワードライン６１、６２、６３、６４両側の活性領域５１、５２、５３、５４にソース／ドレイン領域６７が提供される。
埋め込みワードライン６１、６２、６３、６４はソース／ドレイン領域６７の上部表面よりも低いレベルに配置される。埋め込みワードライン６１、６２、６３、６４及び活性領域５１、５２、５３、５４間にゲート誘電膜５９が介在される。埋め込みワードライン６１、６２、６３、６４はワードキャッピングパターン６５によって覆われることができる。

図に示すように、第１埋め込みワードライン６１は第１及び第３活性領域５１、５３を横切るように配置することができる。第１及び第３活性領域５１、５３のそれぞれは第１埋め込みワードライン６１と斜めに交差するように配置することができる。第２埋め込みワードライン６２は第１埋め込みワードライン６１と平行し、第１及び第３活性領域５１、５３を横切るように配置することができる。同様に、第３及び第４埋め込みワードライン６３、６４は第２及び第４活性領域５２、５４を横切るように配置することができる。

ワードキャッピングパターン６５、ソース／ドレイン領域６７及び素子分離膜５７は下部絶縁膜６９で覆われる。下部絶縁膜６９は層間絶縁膜の役割をする。ビットパターン７１、７２、７３は下部絶縁膜６９上に配置することができる。ビットパターン７１、７２、７３は下部絶縁膜６９を貫通するビットプラグ７０によってソース／ドレイン領域６７と接続することができる。ビットパターン７１、７２、７３は順次に積層されたビットライン７５及びビットキャッピングパターン７６を備えることができる。また、ビットパターン７１、７２、７３はビットライン７５及びビットキャッピングパターン７６の側壁を覆うビットスペーサ７７を備えることができる。

ビットパターン７１、７２、７３は活性領域５１、５２、５３、５４上を斜めに横切るように配置することができる。この場合、活性領域５１、５２、５３、５４は、ビットパターン７１、７２、７３及び埋め込みワードライン６１、６２、６３、６４の交差点に対し斜めに配置することができる。具体的には、第１ビットパターン７１は第１及び第２活性領域５１、５２上を横切るように配置することができる。同様に、第２ビットパターン７２は第３及び第４活性領域５３、５４上を横切るように配置することができる。

ビットパターン７１、７２、７３間のギャップ領域に第１及び第２上部絶縁パターン７９’、７９”が提供される。第１及び第２上部絶縁パターン７９’、７９”は下部絶縁膜６９上に配置することができる。埋め込みワードライン６１、６２、６３、６４は第１上部絶縁パターン７９’及び下部絶縁膜６９で覆われる。第１上部絶縁パターン７９’及び下部絶縁膜６９は第１及び第２埋め込みワードライン６１、６２間を覆うように配置することができる。同様に、第３及び第４埋め込みワードライン６３、６４間も第１上部絶縁パターン７９’及び下部絶縁膜６９で覆われる。

第１上部絶縁パターン７９’間に第２上部絶縁パターン７９”が自己整合される。すなわち、第２上部絶縁パターン７９”は第１上部絶縁パターン７９’間の中間地点に提供される。第２上部絶縁パターン７９”はフォトリソグラフィ工程の限界解像度よりも狭い幅を備えることができる。第２上部絶縁パターン７９”下部に下部絶縁膜６９が残存することができる。

第１及び第２上部絶縁パターン７９’、７９”間に下部絶縁膜６９を貫通してソース／ドレイン領域６７と接触する埋め込みコンタクトプラグ９３が提供される。埋め込みコンタクトプラグ９３はビットパターン７１、７２、７３間に自己整合される。埋め込みコンタクトプラグ９３はフォトリソグラフィ工程の限界解像度よりも狭い幅を備えることができる。ビットパターン７１、７２、７３及び埋め込みコンタクトプラグ９３間に埋め込みコンタクトスペーサ９２が介在される。

埋め込みコンタクトプラグ９３上にストレージノード９５が提供される。ストレージノード９５はキャパシタの下部電極の役割をする。ストレージノード９５は埋め込みコンタクトプラグ９３を介してソース／ドレイン領域６７と電気的に接続される。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明の実施形態に係るＤＲＡＭの製造方法を説明するために製造工程順に示す平面図である。 製造工程順に示す図１のＩ−Ｉ’線に沿った断面図である。 製造工程順に示す図１のＩ−Ｉ’線に沿った断面図である。 製造工程順に示す図１のＩ−Ｉ’線に沿った断面図である。 本発明の実施形態に係るＤＲＡＭの製造方法を説明するために製造工程順に示す平面図である。 図５のＩ−Ｉ’線に沿った断面図である。 本発明の実施形態に係るＤＲＡＭの製造方法を説明するために製造工程順に示す平面図である。 製造工程順に示す図７のＩ−Ｉ’線に沿った断面図である。 製造工程順に示す図７のＩ−Ｉ’線に沿った断面図である。 本発明の実施形態に係るＤＲＡＭの製造方法を説明するために製造工程順に示す平面図である。 製造工程順に示す図１０のＩ−Ｉ’線に沿った断面図である。 製造工程順に示す図１０のＩ−Ｉ’線に沿った断面図である。 製造工程順に示す図１０のＩ−Ｉ’線に沿った断面図である。 図１０のＩＩ−ＩＩ’線に沿った断面図である。

符号の説明

５０ 半導体基板
５１、５２、５３、５４ 活性領域
５７ 素子分離膜
５９ ゲート誘電膜
６１、６２、６３、６４ 埋め込みワードライン
６５ ワードキャッピングパターン
６７ ソース／ドレイン領域
６９ 下部絶縁膜
７０ ビットプラグ
７１、７２、７３ ビットパターン
７１Ｒ、７２Ｒ グルーブ
７１Ｓ、７２Ｓ 犠牲キャッピングパターン
７５ ビットライン
７６ ビットキャッピングパターン
７７ ビットスペーサ
７７” 第２上部絶縁パターン
７９ 上部絶縁膜
７９’ 第１上部絶縁パターン
７９” 第２上部絶縁パターン
８１、８２ 第１マスクパターン
８５ 第１犠牲膜
８６ 第１マスク膜
８８ 第２犠牲膜
８９ 第２マスク膜
８９’ 第２マスクパターン
９１ 埋め込みコンタクトホール
９２ 埋め込みコンタクトスペーサ
９３ 埋め込みコンタクトプラグ
９５ ストレージノード

Claims (30)

1. 半導体基板に複数の活性領域を画定する段階と、
   前記活性領域を有する前記半導体基板上に下部絶縁膜を形成する段階と、
   前記下部絶縁膜をパターニングして前記活性領域を露出させるコンタクトホールを形成する段階と、
   前記下部絶縁膜上に前記コンタクトホールを介して前記活性領域に接続された互いに平行な複数の配線パターンを形成する段階と、
   前記配線パターン間を埋め込むように上部絶縁膜を形成する段階と、
   前記上部絶縁膜を有する前記半導体基板上に前記配線パターンを横切って互いに平行な複数の第１マスクパターンを形成する段階と、
   前記第１マスクパターン間に前記第１マスクパターンと自己整合される第２マスクパターンを形成する段階と、
   前記第１及び第２マスクパターン、及び前記配線パターンをエッチングマスクとして用いて前記上部絶縁膜及び前記下部絶縁膜をエッチングして前記半導体基板を露出させる複数のコンタクトホールを形成する段階と、
   前記コンタクトホールそれぞれにコンタクトプラグを形成する段階と、
   前記コンタクトプラグ上に複数の電極を形成する段階とを有することを特徴とする半導体素子の製造方法。
2. 前記第１マスクパターンを形成する段階は、前記上部絶縁膜を有する前記半導体基板上に第１犠牲膜を形成する段階と、
   前記第１犠牲膜上に第１マスク膜を形成する段階と、
   前記第１マスク膜及び前記第１犠牲膜をパターニングする段階とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
3. 前記第１マスク膜は、ポリシリコン膜で形成することを特徴とする請求項２に記載の半導体素子の製造方法。
4. 前記第１マスクパターンは、前記配線パターンと直交するように形成することを特徴とする請求項１に記載の半導体素子の製造方法。
5. 前記第２マスクパターンを形成する段階は、前記第１マスクパターンを有する前記半導体基板の表面を覆う第２犠牲膜を形成する段階と、
   前記第１マスクパターン間を埋め込んで前記第２犠牲膜を覆う第２マスク膜を形成する段階と、
   前記第２マスク膜を平坦化する段階とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
6. 前記第２マスク膜は、ポリシリコン膜で形成することを特徴とする請求項５に記載の半導体素子の製造方法。
7. 前記第２犠牲膜は、前記第１及び第２マスクパターンに対してエッチング選択比を有する物質膜で形成することを特徴とする請求項５に記載の半導体素子の製造方法。
8. 前記配線パターンを形成する段階は、前記下部絶縁膜上に導電膜を形成する段階と、
   前記導電膜上にキャッピング（ｃａｐｐｉｎｇ）膜を形成する段階と、
   前記キャッピング膜及び前記導電膜をパターニングしてキャッピングパターン及び配線を形成する段階とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
9. 前記第１マスクパターンを形成する前に、
   前記配線パターンをエッチバックしてグルーブ（ｇｒｏｏｖｅ）を形成する段階と、
   前記第２マスクパターンと同一の物質膜を用いて前記グルーブを埋め込む犠牲キャッピングパターンを形成する段階とをさらに有することを特徴とする請求項１に記載の半導体素子の製造方法。
10. 半導体基板に行及び列方向に沿って二次元に整列された複数の活性領域を画定する段階と、
    前記活性領域を有する前記半導体基板上に下部絶縁膜を形成する段階と、
    前記下部絶縁膜上に前記活性領域を横切って互いに平行な複数のビットパターンを形成する段階と、
    前記ビットパターン間を埋め込むように上部絶縁膜を形成する段階と、
    前記上部絶縁膜を有する前記半導体基板上に前記ビットパターンを横切って互いに平行な複数の第１マスクパターンを形成する段階と、
    前記第１マスクパターン間に前記第１マスクパターンと自己整合される第２マスクパターンを形成する段階と、
    前記第１及び第２マスクパターン、及び前記ビットパターンをエッチングマスクとして用いて前記上部絶縁膜及び前記下部絶縁膜をエッチングして前記活性領域を露出させる複数の埋め込みコンタクトホールを形成する段階と、
    前記埋め込みコンタクトホールそれぞれに埋め込みコンタクトプラグを形成する段階と、
    前記埋め込みコンタクトプラグ上に複数のストレージノードを形成する段階とを有することを特徴とするＤＲＡＭの製造方法。
11. 前記ビットパターンは、前記活性領域を斜めに横切るように形成することを特徴とする請求項１０に記載のＤＲＡＭの製造方法。
12. 前記第１マスクパターンは、前記ビットパターンと直交するように形成し、前記第１マスクパターンと前記ビットパターンの交差点は前記活性領域上に位置することを特徴とする請求項１１に記載のＤＲＡＭの製造方法。
13. 前記第２マスクパターンと前記ビットパターンの交差点は前記活性領域の間に位置するように形成することを特徴とする請求項１２に記載のＤＲＡＭの製造方法。
14. 前記ビットパターンを形成する段階は、前記下部絶縁膜上にビット導電膜を形成する段階と、
    前記ビット導電膜上にビットキャッピング膜を形成する段階と、
    前記ビットキャッピング膜及び前記ビット導電膜をパターニングして複数のビットキャッピングパターン及びビットラインを形成する段階とを含むことを特徴とする請求項１０に記載のＤＲＡＭの製造方法。
15. 前記第１マスクパターンを形成する前に、
    前記ビットパターンをエッチバックしてグルーブを形成する段階と、
    前記第２マスクパターンと同一の物質膜を用いて前記グルーブを埋め込む犠牲キャッピングパターンを形成する段階とをさらに有することを特徴とする請求項１０に記載のＤＲＡＭの製造方法。
16. 前記第１マスクパターンを形成する段階は、前記上部絶縁膜を有する前記半導体基板上に第１犠牲膜を形成する段階と、
    前記第１犠牲膜上に第１マスク膜を形成する段階と、
    前記第１マスク膜及び前記第１犠牲膜をパターニングする段階とを含むことを特徴とする請求項１０に記載のＤＲＡＭの製造方法。
17. 前記第１マスク膜は、ポリシリコン膜で形成することを特徴とする請求項１６に記載のＤＲＡＭの製造方法。
18. 前記第２マスクパターンを形成する段階は、前記第１マスクパターンを有する前記半導体基板の表面を覆う第２犠牲膜を形成する段階と、
    前記第１マスクパターン間を埋め込んで前記第２犠牲膜を覆う第２マスク膜を形成する段階と、
    前記第２マスク膜を平坦化する段階とを含むことを特徴とする請求項１０に記載のＤＲＡＭの製造方法。
19. 前記第２マスク膜は、ポリシリコン膜で形成することを特徴とする請求項１８に記載のＤＲＡＭの製造方法。
20. 前記下部絶縁膜を形成する前に、
    前記半導体基板上に前記活性領域を横切って互いに平行な複数の埋め込みワードラインを形成する段階と、
    前記埋め込みワードライン上を覆う複数のワードキャッピングパターンを形成する段階とをさらに有し、
    前記埋め込みワードラインは、前記活性領域の上部表面よりも低いレベルに配置されることを特徴とする請求項１０に記載のＤＲＡＭの製造方法。
21. 前記埋め込みワードラインは、前記ビットパターンと直交するように形成し、前記活性領域のそれぞれは一対の前記埋め込みワードラインと交差し、前記第１マスクパターンと前記ビットパターンの交差点は前記一対の埋め込みワードライン間の前記活性領域上に位置することを特徴とする請求項２０に記載のＤＲＡＭの製造方法。
22. 前記埋め込みコンタクトプラグを形成する段階は、前記埋め込みコンタクトホールを埋め込んで前記半導体基板を覆うように埋め込みコンタクト導電膜を形成する段階と、
    前記ビットパターンが露出するまで前記第１及び第２マスクパターン、及び前記埋め込みコンタクト導電膜を平坦化する段階とを含むことを特徴とする請求項１０に記載のＤＲＡＭの製造方法。
23. 半導体基板に行及び列方向に沿って二次元に整列される複数の活性領域と、
    前記活性領域を有する前記半導体基板を覆う層間絶縁膜と、
    前記層間絶縁膜を貫通して前記複数の活性領域と接続するビットプラグと、
    前記ビットプラグと接続し、前記層間絶縁膜上に前記活性領域を横切って互いに平行な複数のビットパターンと、
    前記ビットパターンの間に該ビットパターンと直交する方向に互いに離隔して延在する複数の第１絶縁パターンと、
    前記ビットパターンと直交する方向に互いに離隔して延在する前記第１絶縁パターンの間に自己整合される第２絶縁パターンと、
    前記第２絶縁パターン、前記第１絶縁パターン及び前記ビットパターン間に配置されて
    前記層間絶縁膜を貫通して前記活性領域と接触される複数の埋め込みコンタクトプラグと、
    前記埋め込みコンタクトプラグ上に前記埋め込みコンタクトプラグと接続されたストレージノードとを有することを特徴とする半導体素子。
24. 前記埋め込みコンタクトプラグは、前記第１絶縁パターンと前記第２絶縁パターンで区画される間隔がフォトリソグラフィ工程の限界解像度よりも狭い幅を有することを特徴とする請求項２３に記載の半導体素子。
25. 前記第２絶縁パターンは、フォトリソグラフィ工程の限界解像度よりも狭い幅を有することを特徴とする請求項２３に記載の半導体素子。
26. 前記活性領域は、第１活性領域と、
    前記第１活性領域の前記列方向に整列される第２活性領域と、
    前記第１活性領域の前記行方向に整列される第３活性領域と、
    前記第２活性領域の前記行方向に整列される第４活性領域とを含むことを特徴とする請求項２３に記載の半導体素子。
27. 前記ビットパターンは、前記第１及び第２活性領域を横切る第１ビットパターンと、
    前記第３及び第４活性領域を横切る第２ビットパターンとを含み、
    前記第１及び第２ビットパターンは、活性領域を斜めに横切ることを特徴とする請求項２６に記載の半導体素子。
28. 前記第１及び第３活性領域を横切って互いに平行な第１及び第２埋め込みワードラインと、
    前記第２及び第４活性領域を横切って互いに平行な第３及び第４埋め込みワードラインとをさらに含み、
    前記第１乃至第４埋め込みワードラインは前記第１及び第２ビットパターンと直交し、前記第１絶縁パターンの一つが、前記第１及び第２埋め込みワードライン間であって前記第１及び第２埋め込みワードライン上に配置され、前記第１絶縁パターンの他の一つが前記第３及び第４埋め込みワードライン間であって前記第３及び第４埋め込みワードライン上に配置されることを特徴とする請求項２７に記載の半導体素子。
29. 前記第１乃至第４埋め込みワードラインは、前記活性領域の上部表面よりも低いレベルに配置されることを特徴とする請求項２８に記載の半導体素子。
30. 前記埋め込みコンタクトプラグ上に配置されたストレージノードをさらに含むことを特徴とする請求項２３に記載の半導体素子。
    

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