CN114203628A - 半导体结构的制作方法 - Google Patents

半导体结构的制作方法 Download PDF

Info

Publication number
CN114203628A
CN114203628A CN202010988676.1A CN202010988676A CN114203628A CN 114203628 A CN114203628 A CN 114203628A CN 202010988676 A CN202010988676 A CN 202010988676A CN 114203628 A CN114203628 A CN 114203628A
Authority
CN
China
Prior art keywords
mask
photoresist
layer
pattern
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010988676.1A
Other languages
English (en)
Inventor
张魁
应战
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202010988676.1A priority Critical patent/CN114203628A/zh
Priority to PCT/CN2021/101617 priority patent/WO2022057353A1/zh
Priority to US17/476,772 priority patent/US20220093408A1/en
Publication of CN114203628A publication Critical patent/CN114203628A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068Formation and after-treatment of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明实施例提供一种半导体结构的制作方法,包括:提供基底;在基底上形成具有第一掩膜图案的第一掩膜层,以第一掩膜层为掩膜刻蚀基底形成有源区;在有源区上形成若干分立的位线;在相邻位线之间形成牺牲层;在牺牲层上形成具有第二掩膜图案的第二掩膜层,且第一掩膜图案和第二掩膜图案互补;以第二掩膜层和位线为掩膜刻蚀牺牲层,形成多个接触孔结构。本发明实施例有利于降低半导体结构的制作成本。

Description

半导体结构的制作方法
技术领域
本发明实施例涉及半导体技术领域,特别涉及一种半导体结构的制作方法。
背景技术
光掩膜版是一种由石英材料制成的,可以用在半导体曝光制程上的母版。光掩膜版的制备成本除包括石英等原材料的成本,还包括光掩膜版写入机的使用成本、检测光掩膜版相关数据的软件、服务器成本以及人工开发成本,因而光掩膜版的制备成本高。
半导体结构的制作步骤包括许多道工序,不同工序中掩膜层所具有的图案往往不同,因而制备掩膜层所需的光掩膜版也不同;所需光掩膜版的数量越多,半导体结构的制作成本越高。
发明内容
本发明实施例提供一种半导体结构的制作方法,解决半导体结构制作成本高的问题。
为解决上述问题,本发明实施例提供一种半导体结构的制作方法,包括:提供基底;在所述基底上形成具有第一掩膜图案的第一掩膜层,以所述第一掩膜层为掩膜刻蚀所述基底形成有源区;在所述有源区上形成若干分立的位线;在相邻所述位线之间形成牺牲层;在所述牺牲层上形成具有第二掩膜图案的第二掩膜层,且所述第一掩膜图案和所述第二掩膜图案互补;以所述第二掩膜层和所述位线为掩膜刻蚀所述牺牲层,形成多个接触结构。
另外,形成所述第一掩膜图案和所述第二掩膜图案的光掩模版相同。
另外,所述第一掩膜图案包括长条状图形,所述第二掩膜图案包括长条状开口。
另外,所述长条状图形和所述长条状开口呈阵列排布。
另外,所述长条状图形和所述长条状开口的大小和形状一致。
另外,所述长条状图形和所述长条状开口在所述基底上的投影重叠。
另外,所述位线包括盖层,所述盖层位于所述位线的顶部且所述盖层与所述牺牲层具有刻蚀选择性。
另外,利用第一光掩膜版和第二光掩膜版形成所述第一掩膜图案;利用所述第一光掩膜版和所述第二光掩膜版形成所述第二掩膜图案。
另外,所述利用第一光掩膜版和第二光掩膜版形成所述第一掩膜图案,包括:在所述基底上形成未图案化的所述第一掩膜层;利用第一光掩膜版在所述第一掩膜层上形成沿第一方向延伸的第一光刻胶线条;利用所述第一光刻胶线条刻蚀所述第一掩膜层形成第一掩膜线条;利用第二光掩膜版在所述第一掩膜线条上形成沿第二方向延伸的第二光刻胶线条;利用所述第二光刻胶线条刻蚀所述第一掩膜线条形成所述长条状图形。
另外,所述利用第一光掩膜版和第二光掩膜版形成所述第二掩膜图案,包括:在所述牺牲层上形成未图案化的第二掩膜层;在所述第二掩膜层上形成第三掩膜层;利用第一光掩膜版在所述第三掩膜层上形成沿第一方向延伸的第一光刻胶开口;利用所述第一光刻胶开口刻蚀所述第三掩膜层形成第一掩膜开口;利用第二光掩膜版在所述第一掩膜开口上形成沿第二方向延伸的第二光刻胶开口;利用所述第二光刻胶开口和所述第一掩膜开口刻蚀所述第二掩膜层形成所述长条状开口。
另外,形成所述第一光刻胶线条和所述第一光刻胶开口的光刻胶性质不同;形成所述第二光刻胶线条和所述第二光刻胶开口的光刻胶性质不同。
另外,在所述长条状图形侧壁形成修复层。
另外,所述第二掩膜图案在所述基底上的投影完全覆盖所述第一掩膜图案在所述基底上的投影。
另外,所述第二掩膜图案的延伸方向与第一掩膜图案的延伸方向的夹角小于30度。
另外,形成所述第一掩膜图案和所述第二掩膜图案的方法包括:双重图案自对准工艺和反向双重图案自对准工艺中的一种或其组合。
与现有技术相比,本发明实施例提供的技术方案具有以下优点:
在以具有第一掩膜图案的第一掩膜层为掩膜刻蚀基底形成有源区的工序,和以具有第二掩膜图案的第二掩膜层为掩膜刻蚀牺牲层形成接触结构的工序中,由于第一掩膜图案和第二掩膜图案互补,因而可利用相同的光掩膜版制备第一掩膜层和第二掩膜层,也就是说,形成有源区和接触结构所采用的光掩膜版相同,因而可通过减少所制备的光掩膜版的数量,降低半导体结构的制作成本。
另外,由于第一掩膜图案中的长条状图形和第二掩膜图案中的长条状开口在基底上的投影重合,则以第一掩膜层为掩膜刻蚀基底形成的有源区与以第二掩膜层为掩膜刻蚀牺牲层形成的接触结构在基底上的投影是重叠的,有利于有源区与接触结构的对准。
另外,由于位线包括盖层,且盖层位于位线的顶部,与牺牲层具有刻蚀选择性。当以第二掩膜层为掩膜刻蚀牺牲层时,第二掩膜层的长条状开口不仅会露出位于第二掩膜层下的牺牲层,还露出盖层,由于盖层和牺牲层具有刻蚀选择性,则只会刻蚀长条状开口露出的牺牲层,即一个长条状开口对应可形成同一位线两侧的两个接触孔结构。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明,这些示例性说明并不构成对实施例的限定,除非有特别申明,附图中的图不构成比例限制。
图1为本发明实施例中第一掩膜层的俯视结构示意图;
图2为本发明实施例中第一掩膜层的剖面结构示意图;
图3为本发明实施例中第一掩膜图案的俯视结构示意图;
图4-图11为本发明实施例中利用第一光掩膜版和第二光掩膜版形成第一掩膜图案各步骤对应的俯视结构示意图;
图12为本发明实施例中刻蚀基底形成有源区的剖面结构示意图;
图13为本发明实施例中有源区上形成有位线和牺牲层的俯视结构示意图;
图14为图13沿CC1方向的局部剖面结构示意图;
图15为本发明实施例中牺牲层上具有第二掩膜层的俯视结构示意图;
图16为图15沿DD1方向上的局部剖面结构示意图;
图17-图23为本发明实施例中利用第一光掩膜版和第二光掩膜版形成第二掩膜图案各步骤对应的俯视结构示意图;
图24为本发明实施例中形成接触孔结构的剖面结构示意图;
图25为本发明实施例中形成接触结构的剖面结构示意图。
具体实施方式
由背景技术可知,现有技术中半导体结构的制作成本高。
具体而言,制作半导体结构的过程中,形成有源区所需的第一掩膜层与形成接触结构所需的第二掩膜层不同,且第一掩膜层所具有的第一掩膜图案与第二掩膜层所具有的第二掩膜图案之间没有关联,因而制备第一掩膜层和第二掩膜层所需要的光掩膜版不同。由于光掩膜版的制备成本高,因而依赖光掩膜版制备的半导体结构的制备成本也高。
为解决上述问题,本发明实施例提供一种半导体结构的制作方法,以具有第一掩膜图案的第一掩膜层为掩膜刻蚀基底形成有源区,以具有第二掩膜图案的第二掩膜层和位线的盖层为掩膜刻蚀牺牲层形成接触结构。其中第一掩膜图案和第二掩膜图案互补,可利用相同的光掩膜版制备第一掩膜层和第二掩膜层,因而可通过减少所制备的光掩膜版的数量,降低半导体结构的制作成本。
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合附图对本发明的各实施例进行详细的阐述。然而,本领域的普通技术人员可以理解,在本发明各实施例中,为了使读者更好地理解本申请而提出了许多技术细节。但是,即使没有这些技术细节和基于以下各实施例的种种变化和修改,也可以实现本申请所要求保护的技术方案。
以下将结合附图对本实施例提供的半导体结构的制造方法进行详细说明。
参考图1至图3,图1为第一掩膜层的俯视结构示意图,图2为图1中沿AA1方向的剖面结构示意图,图3为第一掩膜图案的俯视结构示意图。提供基底100,在基底100上形成具有第一掩模图案111的第一掩膜层101。
本实施例中,基底100为硅衬底。在其他实施例中,基底也可以为锗衬底、锗化硅衬底、碳化硅衬底或者绝缘体上的硅衬底等半导体衬底。
第一掩膜图案111用于定义后续形成的有源区的图形和位置。具体地,本实施例中,第一掩膜图案111包括长条状图形,第一掩膜层101具有多个长条状图形,且多个长条状图形呈阵列排布。在后续形成有源区的工艺步骤中,该长条状图形正下方的基底100未被刻蚀,而相邻长条状图形之间的区域正下方的基底100被刻蚀,从而形成多个有源区。
本实施例中,第一掩膜层101为单层结构,且第一掩膜层101的材料可以为氧化硅、氮化硅或者氮化钛等硬掩膜材料。在其他实施例中,第一掩膜层也可以为叠层结构。
本实施例中利用第一光掩膜版和第二光掩膜版形成第一掩膜图案。以下将结合附图对形成第一掩膜图案的步骤进行详细说明。
图4-图11为本实施例中利用第一光掩膜版和第二光掩膜版形成第一掩膜图案各步骤对应的结构示意图。
参考图4,在基底100上形成未图案化的第一掩膜层101。
具体地,第一掩膜层101位于基底100上,用于为后续形成图形化的第一掩膜层提供工艺基础。本实施例中,第一掩膜层101为单层结构。
为了提高图形传递的准确性,本实施例中,还可以在未图案化的第一掩膜层101上形成第四掩膜层102,且第四掩膜层102的材料与第一掩膜层101的材料不同。
后续图形传递过程中,后续形成的第一光刻胶线条与第四掩膜层102之间具有高刻蚀选择性,第四掩膜层102与第一掩膜层101之间具有高刻蚀选择性,且第一掩膜层101与为基底100之间具有高刻蚀选择性,从而提高后续形成的第一光刻胶线条中的图形传递至基底100内形成的有源区的图形精度。
参考图5和图6,图5为第一光掩膜版的俯视结构示意图,图6为具有第一光刻胶线条的第四掩膜层的俯视结构示意图,提供第一光掩膜版2;利用第一光掩膜版2在第一掩膜层101上形成沿第一方向延伸的第一光刻胶线条103。
第一光掩膜版2具有第一遮光区21以及第一透光区22。第一遮光区21以及第一透光区22的位置与第一光刻胶线条103的光刻胶性质有关。具体地,第一光刻胶线条103为正性光刻胶,则第一遮光区21的位置与第一光刻胶线条103的位置对应,第一透光区22用于定义相邻第一光刻胶线条的位置;在其他实施例中,第一光刻胶线条为负性光刻胶,则第一透光区的位置与第一光刻胶线条的位置对应,第一透光区用于定义相邻第一光刻胶线条的位置。
本实施例中,以第一光刻胶线条103为正性光刻胶为例,形成第一光刻胶线条103的工艺步骤包括:在第一掩膜层101上形成光刻胶膜;利用第一光掩膜版2对光刻胶膜进行曝光处理,光刻胶膜具有曝光区以及非曝光区,曝光区与第一透光区22正对,非曝光区域与第一遮光区21正对,曝光处理过程中,曝光区的光刻胶膜的材料性质发生变化;在曝光处理之后,进行显影处理,去除曝光区的光刻胶膜,形成第一光刻胶线条103。
可以理解的是,在其他实施例中,第一光刻胶线条也可以为负性光刻胶。
参考图7和图8,图7为图6中沿BB1方向的剖面结构示意图,图8为具有第一掩膜线条的基底的剖面结构示意图,利用第一光刻胶线条103刻蚀第一掩膜层101形成第一掩膜线条121。
本实施例中,由于在第一光刻胶线条103与第一掩膜层101之间还形成有第四掩膜层102,因此,先采用第一光刻胶线条103刻蚀第四掩膜层102,将第一光刻胶线条103中的图形传递至第四掩膜层102,然后采用第四掩膜层102刻蚀第一掩膜层101,形成第一掩膜线条121。
由于第一光刻胶线条103与第四掩膜层102之间、第四掩膜层102与第一掩膜层101之间均具有高的刻蚀选择性,因此形成的第一掩膜线条121的图形精度高,从而有利于提高第一掩膜线条121与第一光刻胶线条103的图形一致性。
本实施例中,刻蚀第四掩膜层102和第一掩膜层101均可采用干法刻蚀,以形成第一掩膜线条121。
参考图9和图10,图9为第二光掩膜版的俯视结构示意图,图10为具有第二光刻胶线条的第一掩膜线条的俯视结构示意图,提供第二光掩膜版3;利用第二光掩膜版3在第一掩膜线条121上形成沿第二方向延伸的第二光刻胶线条104。
第二光掩膜版3具有第二遮光区31以及第二透光区32。第二遮光区31以及第二透光区32的位置与第二光刻胶线条104的光刻胶性质有关。具体地,第二光刻胶线条104为正性光刻胶,则第二遮光区31的位置与第二光刻胶线条104的位置对应,第二透光区32用于定义相邻第二光刻胶线条104的位置;在其他实施例中,第二光刻胶线条为负性光刻胶,则第二透光区的位置与第二光刻胶线条的位置对应,第二遮光区用于定义相邻第二光刻胶线条的位置。
本实施例中,以第二光刻胶线条104为正性光刻胶为例,形成第二光刻胶线条104的工艺步骤包括:在第一掩膜线条121上和相邻第一掩膜线条121的间隔中形成光刻胶膜;利用第二光掩膜版3对光刻胶膜进行曝光处理,光刻胶膜具有曝光区以及非曝光区,曝光区与第二透光区32正对,非曝光区域与第二遮光区31正对,曝光处理过程中,曝光区的光刻胶膜的材料性质发生变化;在曝光处理之后,进行显影处理,去除曝光区的光刻胶膜,形成第二光刻胶线条104。
可以理解的是,在其他实施例中,第二光刻胶线条也可以为负性光刻胶。
结合参考图10和图3,利用第二光刻胶线条104刻蚀第一掩膜线条121形成长条状图形。
本实施例中,形成长条状图形的工艺步骤包括:利用第二光刻胶线条104刻蚀相邻第二光刻胶线条104间隔中的第四掩膜层102(参考图8);然后以剩余的第四掩膜层102为掩膜刻蚀第一掩膜层101(参考图8);去除第二光刻胶线条104和剩余的第四掩膜层102,形成长条状图形。
参考图11,图11为长条状图形的侧壁具有修复层的剖面结构示意图,在长条状图形侧壁形成修复层105。
本实施例中,形成修复层105的工艺步骤包括:在长条状图形的顶部和间隔中形成初始修复层,且初始修复层填充满长条状图形的间隔;去除部分初始修复层,保留长条状图形侧壁和顶部的初始修复层,以形成修复层105,使得后续以具有第一掩膜图案111(参考图2)的第一掩膜层101(参考图2)为掩膜刻蚀基底100形成有源区时,有源区的边缘较圆润。在其他实施例中,可以只保留长条状图形侧壁的初始修复层,以形成修复层。
本实施例中,修复层105与基底100之间具有高的刻蚀选择性,使得具有修复层105的第一掩膜图案111能准确地传递到基底100上,修复层105的材料包括氧化硅,且修复层105的厚度为0.1nm~5nm。参考图11和图12,以具有第一掩膜图案111(参考图2)的第一掩膜层101(参考图2)为掩膜刻蚀基底100形成有源区106。
本实施例中,在形成有源区106的步骤中,由于相邻的长条状图形是错开分布的,则相邻的长条状图形之间的间距不相等。当相邻的长条状图形之间的间隔较小时,图形分布密集,该区域被刻蚀的开口宽度较小;当相邻的长条状图形之间的间隔较大时,图形分布稀松,该区域被刻蚀的开口宽度较大,随着刻蚀深度的增加,刻蚀的开口宽度较小的区域的有效反应成分的更新速率下降,导致刻蚀速率也下降。
具体地,当刻蚀生成的挥发成分从深槽中被排出,并使充足的有效反应成分进入深槽以补充消耗掉的部分时,刻蚀顺利进行。但随着刻蚀深度的增加,当刻蚀的开口的宽度较小时,挥发成分排出速度变慢,有效反应成分更新速率变慢,因而刻蚀速率下降,则在相同的刻蚀时间内,图形分布密集的区域被刻蚀的深度比图形分布稀松的区域被刻蚀的深度小。
本实施例中,刻蚀基底100采用干法刻蚀,且刻蚀基底100结束后,去除第一掩膜层101(参考图2),则形成有源区106。
参考图13及图14,图13为有源区上形成有位线和牺牲层的俯视结构示意图,图14为图13沿CC1方向的局部剖面结构示意图,在有源区106上形成若干分立的位线107。
本实施例中,在形成位线107之前,有源区106中还形成了隔离结构118和字线128。本实施例中,形成的位线107包括盖层117、侧壁保护层127和位线导电层137。其中,盖层117位于位线107的顶部且盖层117与后续形成的牺牲层具有刻蚀选择性,因而后续利用第二掩膜层109中的长条状开口对其正下方的牺牲层和盖层117进行刻蚀时,可以选择性地刻蚀牺牲层1,以形成接触孔结构,实现一个长条状开口对应可形成同一位线107两侧的两个接触孔结构。进一步地,盖层117还可以位于位线107的侧壁以及有源区106的表面,在后续形成接触孔结构40时,需要去除有源区106表面的盖层117,使得形成的接触结构能够和有源区106直接接触。
参考图14,在相邻位线107之间形成牺牲层108。
本实施例中,形成牺牲层108的材料包括二氧化硅,且牺牲层108还位于位线107的上方。在其他实施例中,牺牲层的顶部也可以与位线的顶部齐平。
参考图15及图16,图15为牺牲层上具有第二掩膜层的俯视结构示意图,图16为图15沿DD1方向上的局部剖面结构示意图。在牺牲层108上形成具有第二掩膜图案119的第二掩膜层109,且所述第一掩膜图案111(参考图3)和所述第二掩膜图案119互补。具体的,所述第一掩膜图案111和所述第二掩膜图案119具有大致相同的大小和形状,但是掩膜图案的性质相反,例如,第一掩膜图案111为刻蚀第一掩膜层101后保留的掩膜,第二掩膜图案119为刻蚀第二掩膜层109形成的开口。
第二掩膜图案119用于定义后续形成的接触孔结构的图形和位置。具体地,本实施例中,第二掩膜图案119包括长条状开口,且多个长条状开口呈阵列排布。在后续形成接触孔结构的工艺步骤中,该长条状开口正下方的牺牲层108被刻蚀,而相邻长条状开口之间的区域正下方的牺牲层108不会被刻蚀,从而形成多个与有源区相对应的接触孔结构。
长条状图形(参考图3)和长条状开口的大小和形状一致,且长条状图形和长条状开口在基底100(参考图1)上的投影重合。本实施例中,长条状图形和长条状开口在基底100(参考图1)上的投影为正投影。
本实施例中还利用第一光掩膜版和第二光掩膜版形成第二掩膜图案。以下将结合附图对形成第二掩膜图案的步骤进行详细说明。
图17-图23为本实施例中利用第一光掩膜版和第二光掩膜版形成第二掩膜图案各步骤对应的结构示意图。
参考图17,在牺牲层108上形成未图案化的第二掩膜层109。
具体地,第二掩膜层109位于牺牲层108上,用于为后续形成图形化的第二掩膜层提供工艺基础。此外,第二掩膜层109的材料可以为氧化硅、氮化硅或者氮化钛等硬掩膜材料。
为形成具有第二掩膜图案119的第二掩膜层109,本实施例中,在第二掩膜层109上还形成第三掩膜层118,且第三掩膜层118的材料与第二掩膜层109的材料不同。
参考图18及图19,图18为具有第一光刻胶开口的第四掩膜层的俯视结构示意图,图19为图18中沿FF1方向的剖面结构示意图,提供第一光掩膜版2(参考图5),利用第一光掩膜版2在第三掩膜层118上形成沿第一方向延伸的第一光刻胶开口129。
第一光掩膜版2包括第一遮光区21和第一透光区22。本实施例中,形成第一光刻胶线条103(参考图6)和第一光刻胶开口129的光刻胶性质不同,如此,第一光刻胶开口129与第一光刻胶线条103在平行于基底100(参考图1)表面的位置相同。
具体地,第一光刻胶开口129位于光刻胶139中。本实施例中,前述第一光刻胶线条为正性光刻胶,相应的,形成第一光刻胶开口129的光刻胶139为负性光刻胶。
形成第一光刻胶开口129的步骤包括:形成覆盖的光刻胶139,光刻胶139具有曝光区以及非曝光区;利用第一光掩膜版2对光刻胶139进行曝光处理,第一透光区22与曝光区对应,第一遮光区21与非曝光区对应,曝光处理过程中,曝光区的光刻胶139的材料性质发生变化;曝光处理之后进行显影处理,去除非曝光区的光刻胶139,即去除与第一遮光区21对应的光刻胶139,形成第一光刻胶开口129。
需要说明的是,在其他实施例中,形成第一光刻胶线条的光刻胶可以为负性光刻胶,形成第一光刻胶开口的光刻胶相应为正性光刻胶。
参考20和图21,图20为被刻蚀后的第三掩膜层的俯视结构示意图,图21为图20沿EE1方向的剖面结构示意图,利用第一光刻胶开口129刻蚀第三掩膜层118形成第一掩膜开口149。
本实施例中,形成第一掩膜开口149的工艺步骤包括:以形成第一光刻胶开口129的光刻胶139为掩膜刻蚀第三掩膜层118,使得第三掩膜层118中具有第一掩膜开口149。
本实施例中,第一掩膜开口149和前述第一光刻胶线条103(参考图6)均与第一遮光区21正对,因而第一掩膜开口149与第一光刻胶线条103的大小,形状一致,且在基底100(参考图1)上的投影重合。本实施例中,第一掩膜开口149与第一光刻胶线条103在基底100(参考图1)上的投影为正投影。
参考图22至图23,图22为具有第二光刻胶开口的第一掩膜开口的俯视结构示意图,图23为图22沿GG1方向的剖面结构示意图,提供第二光掩膜版3,利用第二光掩膜版3在第一掩膜开口149上形成沿第二方向延伸的第二光刻胶开口159。
第二光掩膜版3包括第二遮光区31和第二透光区32。
本实施例中,形成第二光刻胶线条104(参考图10)和第二光刻胶开口159的光刻胶性质也不同。具体地,本实施例中,形成第二光刻胶线条104的光刻胶为正性光刻胶,形成第二光刻胶开口159的光刻胶为负性光刻胶。
形成第二光刻胶开口的工艺步骤包括:形成覆盖的光刻胶139,光刻胶139具有曝光区以及非曝光区;利用第二光掩膜版3对光刻胶139进行曝光处理,第二透光区32与曝光区对应,第二遮光区31与非曝光区对应,曝光处理过程中,曝光区的光刻胶139的材料性质发生变化;曝光处理之后进行显影处理,去除非曝光区的光刻胶139,即去除与第二遮光区31对应的光刻胶139,形成第二光刻胶开口159。
需要说明的是,在其他实施例中,形成第二光刻胶线条的光刻胶可以为负性光刻胶,形成第二光刻胶开口的光刻胶相应为正性光刻胶。
本实施例中,曝光区的光刻胶139还位于第一掩膜开口149的部分区域,使得后续以第二光刻胶开口159和第一掩膜开口149为掩膜刻蚀第二掩膜层109时,能形成如图15所示的一段一段的长条状开口。
本实施例中,第二光刻胶开口159和前述第二光刻胶线条104(参考图10)均与第二遮光区31正对,因而第二光刻胶开口159与第二光刻胶线条104的大小,形状一致,且在基底100(参考图1)上的投影重合。本实施例中,第二光刻胶开口159与第二光刻胶线条104在基底100(参考图1)上的投影为正投影。
参考图16和图23,利用第二光刻胶开口159和第一掩膜开口149刻蚀第二掩膜层109形成长条状开口。
具体地,以第二光刻胶开口159和第一掩膜开口149的组合图案为掩膜刻蚀第二掩膜层109时,第二光刻胶开口159和第一掩膜开口149相重叠处的开口露出其正下方的第二掩膜层109,并将该处的第二掩膜层109刻蚀掉,形成如图15所示的长条状开口。
本实施例中,由于第一掩膜开口149与第一光刻胶线条103的大小、形状一致,且在基底100(参考图1)上的投影重合,且第二光刻胶开口159与第二光刻胶线条104的大小、形状一致,且在基底100(参考图1)上的投影重合,因而后续形成的长条状图形和长条状开口的大小、形状一致,且在基底100(参考图1)上的投影重合。
本实施例中,长条状图形的侧壁具有修复层105(参考图11),则以具有修复层105(参考图11)的第一掩膜层101(参考图2)为掩膜刻蚀基底100(参考图1)形成有源区106(参考图13)时,有源区106(参考图13)图案的尺寸比与长条状开口的尺寸大,但有源区106(参考图13)在基底100(参考图1)上的投影完全覆盖长条状开口在基底100(参考图1)上的投影,便于后续形成的接触孔结构与有源区106(参考图13)的对准。
参考图16和图24,以第二掩膜层109和位线107为掩膜刻蚀牺牲层108,形成多个接触孔结构40。
本实施例中,刻蚀牺牲层108采用干法刻蚀,且将位于长条状开口正下方的牺牲层108全部刻蚀掉,以形成接触孔结构40。
本实施例中,通过第一光掩膜版2和第二光掩膜版3制备具有第一掩膜图案111的第一掩膜层101,利用第一掩膜层101制备半导体结构的有源区106;再次利用第一光掩膜版2和第二光掩膜版3制备具有第二掩膜图案119的第二掩膜层109,利用第二掩膜层109制备半导体结构的接触孔结构40,从而减少了制备半导体结构中有源区106和接触孔结构40所需的光掩膜版的数量,从而降低半导体结构的制作成本。
此外,由于第一掩膜图案111和第二掩膜图案119的互补,即后续形成的长条状图形和长条状开口的大小、形状一致,且在基底100(参考图1)上的投影重合,有利于后续形成的有源区106和接触孔结构40的对准,且第二掩膜层109中的一个长条状开口对应可形成同一位线107两侧的两个接触孔结构40。
在其他实施例中,第二掩膜图案119的尺寸大于第一掩膜图案111,使得第二掩膜图案119在基底100上的投影完全覆盖第一掩膜图案111在基底100上的投影,增大后续形成的接触孔结构40的开口尺寸,在增加接触结构和有源区106的接触面积同时增加形成接触结构的工艺窗口。具体地,微调光刻工艺或刻蚀工艺条件可以调整第二掩膜图案119的尺寸,使得第二掩膜图案119的尺寸略大于第一掩膜图案111,例如,增大曝光能量,延长刻蚀时间等。
在其他实施例中,第二掩膜图案119的延伸方向与第一掩膜图案111的延伸方向的夹角小于30度。通过调整曝光时第一光掩膜版和第二光掩膜版的旋转角度,可以调整形成的第二掩膜图案119的延伸方向与第一掩膜图案111的延伸方向的夹角,使得后续形成的接触孔结构40落在有源区106上的位置能够可调,进一步增加工艺的灵活性。
在其他实施例中,第一掩膜图案111和第二掩膜图案109也可以通过双重图案自对准(SADP)工艺和反向双重图案自对准(Reverse-SADP)工艺形成。例如,第一掩膜图案111由Reverse-SADP工艺形成的第一一掩膜图案和由Reverse-SADP工艺形成的第二二掩膜图案交叠刻蚀形成;第二掩膜图案109由SADP工艺形成的第二一膜图案和由SADP工艺形成的第二二掩膜图案交叠刻蚀形成;形成第一一掩膜图案和第二一掩膜图案的光掩模版相同,形成第一二掩膜图案和第二二掩膜图案的光掩模版相同。
本实施例中,由于位线107包括盖层117,盖层117位于位线107的顶部且盖层117与牺牲层108具有刻蚀选择性,因而利用第二掩膜层109中的长条状开口对其正下方的牺牲层108和盖层117进行刻蚀时,可以选择性地刻蚀牺牲层108,以形成接触孔结构40,实现一个长条状开口对应可形成同一位线107两侧的两个接触孔结构40。
参考图25,本实施例中,在上述接触孔结构中填充初始第一导电层,初始导电层填充满接触孔结构,且初始第一导电层顶部与牺牲层108顶部齐平;机械研磨牺牲层108和第一导电层,使得牺牲层108和第一导电层的顶部与盖层117齐平;对初始第一导电层进行刻蚀形成第一导电层41;在第一导电层41上依次形成扩散阻挡层42和第二导电层43,以形成接触结构。
本实施例中,第一导电层的材料包括多晶硅,扩散阻挡层的材料包括氮化钛,第二导电层的材料包括钨。
本领域的普通技术人员可以理解,上述各实施方式是实现本发明的具体实施例,而在实际应用中,可以在形式上和细节上对其作各种改变,而不偏离本发明的精神和范围。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各自更动与修改,因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构的制作方法,其特征在于,包括:
提供基底;
在所述基底上形成具有第一掩膜图案的第一掩膜层,以所述第一掩膜层为掩膜刻蚀所述基底形成有源区;
在所述有源区上形成若干分立的位线;
在相邻所述位线之间形成牺牲层;
在所述牺牲层上形成具有第二掩膜图案的第二掩膜层,且所述第一掩膜图案和所述第二掩膜图案互补;
以所述第二掩膜层和所述位线为掩膜刻蚀所述牺牲层,形成多个接触孔结构。
2.根据权利要求1所述的半导体结构的制作方法,其特征在于,形成所述第一掩膜图案和所述第二掩膜图案的光掩模版相同。
3.根据权利要求2所述的半导体结构的制作方法,其特征在于,所述第一掩膜图案包括长条状图形,所述第二掩膜图案包括长条状开口。
4.根据权利要求3所述的半导体结构的制作方法,其特征在于,所述长条状图形和所述长条状开口呈阵列排布。
5.根据权利要求4所述的半导体结构的制作方法,其特征在于,所述长条状图形和所述长条状开口的大小和形状一致。
6.根据权利要求4所述的半导体结构的制作方法,其特征在于,所述长条状图形和所述长条状开口在所述基底上的投影重叠。
7.根据权利要求1所述的半导体结构的制作方法,其特征在于,所述位线包括盖层,所述盖层位于所述位线的顶部且所述盖层与所述牺牲层具有刻蚀选择性。
8.根据权利要求2所述的半导体结构的制作方法,其特征在于,利用第一光掩膜版和第二光掩膜版形成所述第一掩膜图案;利用所述第一光掩膜版和所述第二光掩膜版形成所述第二掩膜图案。
9.根据权利要求8所述的半导体结构的制作方法,其特征在于,所述利用第一光掩膜版和第二光掩膜版形成所述第一掩膜图案,包括:
在所述基底上形成未图案化的所述第一掩膜层;
利用第一光掩膜版在所述第一掩膜层上形成沿第一方向延伸的第一光刻胶线条;
利用所述第一光刻胶线条刻蚀所述第一掩膜层形成第一掩膜线条;
利用第二光掩膜版在所述第一掩膜线条上形成沿第二方向延伸的第二光刻胶线条;
利用所述第二光刻胶线条刻蚀所述第一掩膜线条形成所述长条状图形。
10.根据权利要求9所述的半导体结构的制作方法,其特征在于,所述利用第一光掩膜版和第二光掩膜版形成所述第二掩膜图案,包括:
在所述牺牲层上形成未图案化的第二掩膜层;
在所述第二掩膜层上形成第三掩膜层;
利用第一光掩膜版在所述第三掩膜层上形成沿第一方向延伸的第一光刻胶开口;
利用所述第一光刻胶开口刻蚀所述第三掩膜层形成第一掩膜开口;
利用第二光掩膜版在所述第一掩膜开口上形成沿第二方向延伸的第二光刻胶开口;
利用所述第二光刻胶开口和所述第一掩膜开口刻蚀所述第二掩膜层形成所述长条状开口。
11.根据权利要求10所述的半导体结构的制作方法,其特征在于,形成所述第一光刻胶线条和所述第一光刻胶开口的光刻胶性质不同;形成所述第二光刻胶线条和所述第二光刻胶开口的光刻胶性质不同。
12.根据权利要求9所述的半导体结构的制作方法,其特征在于,还包括:在所述长条状图形侧壁形成修复层。
13.根据权利要求2所述的半导体结构的制作方法,其特征在于,所述第二掩膜图案在所述基底上的投影完全覆盖所述第一掩膜图案在所述基底上的投影。
14.根据权利要求2所述的半导体结构的制作方法,其特征在于,所述第二掩膜图案的延伸方向与第一掩膜图案的延伸方向的夹角小于30度。
15.根据权利要求2所述的半导体结构的制作方法,其特征在于,形成所述第一掩膜图案和所述第二掩膜图案的方法包括:双重图案自对准工艺和反向双重图案自对准工艺中的一种或其组合。
CN202010988676.1A 2020-09-18 2020-09-18 半导体结构的制作方法 Pending CN114203628A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010988676.1A CN114203628A (zh) 2020-09-18 2020-09-18 半导体结构的制作方法
PCT/CN2021/101617 WO2022057353A1 (zh) 2020-09-18 2021-06-22 半导体结构的制作方法
US17/476,772 US20220093408A1 (en) 2020-09-18 2021-09-16 Manufacturing method of semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010988676.1A CN114203628A (zh) 2020-09-18 2020-09-18 半导体结构的制作方法

Publications (1)

Publication Number Publication Date
CN114203628A true CN114203628A (zh) 2022-03-18

Family

ID=80645111

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010988676.1A Pending CN114203628A (zh) 2020-09-18 2020-09-18 半导体结构的制作方法

Country Status (2)

Country Link
CN (1) CN114203628A (zh)
WO (1) WO2022057353A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116072536A (zh) * 2023-03-03 2023-05-05 长鑫存储技术有限公司 半导体结构制备方法及半导体结构

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117529098B (zh) * 2023-12-28 2024-04-19 长鑫集电(北京)存储技术有限公司 半导体结构的制作方法及半导体结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100467020B1 (ko) * 2002-07-26 2005-01-24 삼성전자주식회사 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법
KR100843716B1 (ko) * 2007-05-18 2008-07-04 삼성전자주식회사 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자
KR101076888B1 (ko) * 2009-06-29 2011-10-25 주식회사 하이닉스반도체 반도체 소자의 연결 배선체 및 형성 방법
KR101096187B1 (ko) * 2009-11-30 2011-12-22 주식회사 하이닉스반도체 반도체 장치 제조 방법
KR102468781B1 (ko) * 2015-07-01 2022-11-22 삼성전자주식회사 반도체 소자의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116072536A (zh) * 2023-03-03 2023-05-05 长鑫存储技术有限公司 半导体结构制备方法及半导体结构

Also Published As

Publication number Publication date
WO2022057353A1 (zh) 2022-03-24

Similar Documents

Publication Publication Date Title
US11521857B2 (en) Cut first self-aligned litho-etch patterning
US20090075485A1 (en) Method for forming pattern of semiconductor device
US7384874B2 (en) Method of forming hardmask pattern of semiconductor device
KR101150639B1 (ko) 반도체 소자의 패턴 형성 방법
KR101024712B1 (ko) 반도체 소자의 형성 방법
US7651950B2 (en) Method for forming a pattern of a semiconductor device
US11507725B2 (en) Integrated circuit layouts with line-end extensions
KR100905827B1 (ko) 반도체 소자의 하드 마스크 패턴 형성방법
JP2009158907A (ja) 半導体素子の微細パターン形成方法
CN114203628A (zh) 半导体结构的制作方法
WO2022057534A1 (zh) 半导体器件的制备方法
US8110507B2 (en) Method for patterning an active region in a semiconductor device using a space patterning process
US20070155114A1 (en) Method for manufacturing semiconductor device
US20220093408A1 (en) Manufacturing method of semiconductor structure
CN111640657B (zh) 半导体器件及其形成方法
KR100766236B1 (ko) 플래시 메모리 소자의 제조방법
KR20110101404A (ko) 반도체 소자의 제조 방법
KR20100088292A (ko) 반도체 소자의 미세 콘택홀 형성 방법
KR20110001289A (ko) 리소그래피용 마스크
CN118102720A (zh) 半导体结构的形成方法
KR100905181B1 (ko) 반도체 소자의 형성 방법
KR20080002493A (ko) 반도체 소자의 미세패턴 형성방법
KR100204412B1 (ko) 마스크 롬의 제조방법
CN111640668A (zh) 半导体器件及其形成方法
KR20080022973A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination