CN116072536A - 半导体结构制备方法及半导体结构 - Google Patents

半导体结构制备方法及半导体结构 Download PDF

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Abstract

本公开涉及一种半导体结构制备方法及半导体结构，半导体结构制备方法包括，在过渡掩膜层内形成基准开口子阵列；在过渡掩膜层内分别形成多个补充开口子阵列，以得到目标开口阵列，目标开口阵列包括基准开口子阵列和多个补充开口子阵列，基准开口子阵列和多个补充开口子阵列组成的集合中的任意两个开口子阵列之间通过平移能够相互重合；基于具有目标开口阵列的过渡掩膜层刻蚀基底，以得到目标结构。该方法通过一个光罩的多次平移得到尺寸较小的目标结构，提高半导体结构集成度的同时，降低工艺复杂度，缩减研发周期及生产成本。

Description

半导体结构制备方法及半导体结构
技术领域
本公开涉及半导体制造领域，特别是涉及一种半导体结构制备方法及半导体结构。
背景技术
存储器是用来存储程序和各种数据信息的记忆部件，按存储器的使用类型可分为ROM（Read-Only Memory，只读存储器）和RAM（Random Access Memory，随机存取存储器），根据存储单元的工作原理不同，随机存取存储器分为SRAM（Static RAM，静态随机存取存储器）和DRAM（Dynamic RAM，动态随机存取存储器），DRAM与SRAM相比具有集成度高、功耗低及价格便宜等优点，在大容量存储器中被普遍采用。
然而，在存储器的制造工艺中，随着工艺节点的不断缩小，半导体结构的尺寸不断缩小，制作小尺寸半导体结构的方法变得更加复杂，制作成本更高。
发明内容
基于此，本公开提供一种半导体结构制备方法及半导体结构，可以减少所需的光罩数量，降低工艺复杂度，进而降低制作成本。
为实现上述目的及其他目的，根据本公开的各种实施例，本公开的一方面提供一种半导体结构制备方法包括，提供基底；在基底上形成过渡掩膜层；在过渡掩膜层内形成基准开口子阵列，基准开口子阵列包括沿第一方向和第二方向间隔阵列排布的多个开口；第一方向与第二方向相交；在过渡掩膜层内分别形成多个补充开口子阵列，以得到目标开口阵列，目标开口阵列包括基准开口子阵列和多个补充开口子阵列，基准开口子阵列和多个补充开口子阵列组成的集合中的任意两个开口子阵列之间通过平移能够相互重合，且任意两个开口子阵列中的全部开口相互间隔排布；基于具有目标开口阵列的过渡掩膜层刻蚀基底，以得到目标结构。
上述实施例中的半导体结构制备方法，通过先在过渡掩膜层内形成基准开口子阵列，再利用套刻（Overlay，OVL）技术将同一块光罩多次平移，在过渡掩膜层内分别形成多个补充开口子阵列，得到目标开口阵列，再基于具有目标开口阵列的过渡掩膜层刻蚀基底，得到目标结构。本实施例通过一个光罩的多次平移得到尺寸较小的目标结构，能够提高半导体结构集成度的同时，降低工艺复杂度（不需要采用自对准多重图案化工艺等复杂的图案化技术），缩减研发周期及生产成本。
在一些实施例中，目标开口阵列具有目标区域，目标区域包括多个补充开口子阵列中的全部开口子阵列所在区域与基准开口子阵列所在区域的交叠区域。
在一些实施例中，目标开口阵列还具有位于目标区域至少一侧的冗余区域，目标区域中的开口分布密度大于冗余区域中的开口分布密度。
在一些实施例中，基于具有目标开口阵列的过渡掩膜层刻蚀基底包括，在具有目标开口阵列的过渡掩膜层上形成覆盖掩膜层，覆盖掩膜层暴露出目标区域；基于覆盖掩膜层及过渡掩膜层刻蚀基底，以得到目标结构。
在一些实施例中，目标结构包括阵列排布的多个有源区和定义多个有源区的沟槽；多个有源区与目标区域中的开口对应。本实施例通过一个光罩的多次平移得到小尺寸（宽度在40 nm以下）有源区，节约成本，提高半导体结构的集成度。
在一些实施例中，半导体结构的制备方法还包括：在沟槽中填充绝缘材料以形成沟槽隔离结构，以得到衬底内阵列排布的沟槽隔离结构及由沟槽隔离结构限定的有源区。
在一些实施例中，采用相同的图案化方法分别形成基准开口子阵列和多个补充开口子阵列中的每一个开口子阵列，降低工艺复杂度，减小误差，提高产品良率。
在一些实施例中，图案化方法包括：在当前的过渡掩膜层上依次形成第一硬掩膜层、第二硬掩膜层和光刻胶材料层；图案化光刻胶材料层，以形成初始开口阵列；形成牺牲层，牺牲层随形覆盖具有初始开口阵列的光刻胶材料层；以牺牲层和具有初始开口阵列的光刻胶材料层为掩膜刻蚀第二硬掩膜层、第一硬掩膜层和过渡掩膜层，以在过渡掩膜层中形成相应的开口子阵列。
在一些实施例中，相邻的两次图案化方法中，前一次图案化方法形成的开口子阵列被后一次图案化方法中形成的第一硬掩膜层填充。
在一些实施例中，半导体结构的制备方法还包括：在实施最后一次图案方法后，去除之前的各次图案化方法形成的各个开口子阵列中填充的第一硬掩膜层。
在一些实施例中，基底包括衬底及于衬底上依次叠置的第三硬掩膜层及第四硬掩膜层，第四硬掩膜层位于第三硬掩膜层与过渡掩膜层之间；基于具有目标开口阵列的过渡掩膜层刻蚀基底，以得到目标结构还包括：以具有目标开口阵列的过渡掩膜层为掩膜刻蚀第四硬掩膜层及第三硬掩膜层，剩余的第三硬掩膜层及剩余的第四硬掩膜层构成牺牲掩膜层；形成目标掩膜材料层，目标掩膜材料层至少填满牺牲掩膜层中的间隙；去除目标掩膜材料层高出剩余的第三硬掩膜层的部分及剩余的第四硬掩膜层，得到顶面与剩余的第三硬掩膜层的顶面齐平的目标掩膜层；去除剩余的第三硬掩膜层，以目标掩膜层为掩膜刻蚀衬底，以得到目标结构。
在一些实施例中，在基准开口子阵列中，多个开口沿第二方向延伸，多个开口在第一方向上的节距为P，多个开口在第二方向上的节距为Q；节距为中心点的间距；第一方向与第二方向垂直；多个补充开口子阵列包括第一补充开口子阵列、第二补充开口子阵列和第三补充开口子阵列；将基准开口子阵列在第一方向上平移（m1+1/2）×P，且在第二方向上平移（n1-1/4）×Q后能够与第一补充开口子阵列重合；将基准开口子阵列在第二方向上平移（k+1/2）×Q后能够与第二补充开口子阵列重合；将基准开口子阵列在第一方向上平移（m2+1/2）×P，且在第二方向上平移（n2+1/4）×Q后能够与第三补充开口子阵列重合；其中，m1、n1、n1、n2、k均为整数。
在一些实施例中，m1=n1=0，n1=n2=0，k=0。
在一些实施例中，在基准开口子阵列中，多个开口沿第二方向延伸，多个开口在第二方向上的长度为L，多个开口的宽度为W，在第一方向上相邻的两个开口之间的间距为a，在第二方向上相邻的两个开口之间的间距为b；a大于或等于3W，b大于或等于（L-4W）。
在一些实施例中，a的取值范围为60nm-100nm，b的取值范围为40nm-60nm，L的取值范围为120nm-180nm，W的取值范围为20nm-30nm。
在一些实施例中，本公开的另一方面提供一种半导体结构，采用上述半导体结构的制备方法制备而成。
作为示例，本实施例的半导体结构通过先在过渡掩膜层内形成基准开口子阵列，再利用OVL技术将同一块光罩多次平移，在过渡掩膜层内分别形成多个补充开口子阵列，得到目标开口阵列，再基于具有目标开口阵列的过渡掩膜层刻蚀基底，得到目标结构。本实施例的半导体结构通过一个光罩的多次平移得到尺寸较小的目标结构，能够提高半导体结构集成度的同时，降低工艺复杂度，缩减研发周期及生产成本。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例中提供的一种半导体结构的制备方法的流程示意图；
图2为本公开一些实施例中提供的一种基底的截面结构示意图；
图3为本公开一些实施例中提供的在图2所示的基底上形成过渡掩膜层的截面结构示意图；
图4为本公开一些实施例中提供的在图3所示的结构上形成第一硬掩膜层、第二硬掩膜层和光刻胶材料层的截面结构示意图；
图5为本公开一些实施例中提供的基于图4所示的结构形成图案化光刻胶层的截面结构示意图；
图6为本公开一些实施例中提供的图5所示的结构的俯视示意图；
图7为本公开一些实施例中提供的在图5所示的结构上形成牺牲层的截面结构示意图；
图8为本公开一些实施例中提供的基于图7所示的结构形成基准开口子阵列的截面结构示意图；
图9为本公开一些实施例中提供的图8所示的结构的俯视示意图；
图10为本公开一些实施例中提供的在图8所示的结构上形成第一硬掩膜层、第二硬掩膜层和光刻胶材料层的截面结构示意图；
图11为本公开一些实施例中提供的基于图10所示的结构形成图案化光刻胶层的截面结构示意图；
图12为本公开一些实施例中提供的图11所示的结构的俯视示意图；
图13为本公开一些实施例中提供的在图12所示的结构上形成牺牲层的截面结构示意图；
图14为本公开一些实施例中提供的基于图13所示的结构形成基准开口子阵列的截面结构示意图；
图15为本公开一些实施例中提供的图14所示的结构的俯视示意图；
图16为本公开一些实施例中提供的在图14所示的结构上形成第一硬掩膜层、第二硬掩膜层和光刻胶材料层的截面结构示意图；
图17为本公开一些实施例中提供的基于图16所示的结构形成图案化光刻胶层的截面结构示意图；
图18为本公开一些实施例中提供的图17所示的结构的俯视示意图；
图19为本公开一些实施例中提供的在图17所示的结构上形成牺牲层的截面结构示意图；
图20为本公开一些实施例中提供的基于图19所示的结构形成基准开口子阵列的截面结构示意图；
图21为本公开一些实施例中提供的图20所示的结构的俯视示意图；
图22为本公开一些实施例中提供的在图20所示的结构上形成第一硬掩膜层、第二硬掩膜层和光刻胶材料层的截面结构示意图；
图23为本公开一些实施例中提供的基于图22所示的结构形成图案化光刻胶层的截面结构示意图；
图24为本公开一些实施例中提供的图23所示的结构的俯视示意图；
图25为本公开一些实施例中提供的在图23所示的结构上形成牺牲层的截面结构示意图；
图26为本公开一些实施例中提供的基于图25所示的结构形成基准开口子阵列的截面结构示意图；
图27为本公开一些实施例中提供的图26所示的结构的俯视示意图；
图28为本公开一些实施例中提供的在图26所示的结构上去除第一硬掩膜层的截面结构示意图；
图29为本公开一些实施例中提供的图28所示的结构的俯视示意图；
图30为本公开一些实施例中提供的在图28所示的结构上形成牺牲掩膜层的截面结构示意图；
图31为本公开一些实施例中提供的图30所示的结构的俯视示意图；
图32为本公开一些实施例中提供的在图30所示的结构上形成目标掩膜材料层的截面结构示意图；
图33为本公开一些实施例中提供的在图32所示的结构上形成目标掩膜层的截面结构示意图；
图34为本公开一些实施例中提供的在图33所示的结构上去除第三硬掩膜层的截面结构示意图；
图35为本公开一些实施例中提供的一种半导体结构的截面结构示意图。
附图标记说明：
10、基底；11、衬底；12、第三硬掩膜层；13、第四硬掩膜层；20、过渡掩膜层；30、第一硬掩膜层；40、第二硬掩膜层；51a/51b/51c/51d、光刻胶材料层；50a/50b/50c/50d、图案化光刻胶层；60、牺牲层；70、牺牲掩膜层；81、目标掩膜材料层；80、目标掩膜层；90、目标开口阵列；91、基准开口子阵列；92、第一补充开口子阵列；93、第二补充开口子阵列；94、第三补充开口子阵列；100、目标区域；110、冗余区域。
具体实施方式
为了便于理解本公开，下面将参阅相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本公开的基本构想，虽图示中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
过去半个世纪以来，半导体技术的进步与发展一直遵循着摩尔定律，并在经济效益与科学技术两个方面均取得了重大发展。集成电路的持续小型化已经驱动世界范围的半导体行业持续发展，并实现了诸如存储芯片和微处理器之类的高密度集成电路，但是，随着半导体器件结构尺寸的微缩，图案间距的不断缩小和密度的增加，有源区的尺寸已经缩小到40nm以下，不能采用浸没式光刻机一次曝光直接得到小尺寸有源区，为了制造小尺寸有源区，目前多采用四块不同光罩结合的双重曝光的方式。
四块不同光罩结合的双重曝光的方式制作小尺寸有源区，首先是通过第一光罩在衬底上形成阵列对角线的第一图形化结构；然后通过第二光罩形成覆盖位于边缘的单元格阵列区域的第二图形化结构；之后通过第三光罩形成覆盖第二图形化结构暴露的确定有源区形状的第三图形化结构，最后通过第四光罩形成在第三图形化结构中央的确定有源区边界的第四图形化结构，从而形成有源区。通过此方法形成有源区时，工艺复杂且难以控制，容易导致光罩发生偏移造成良率损失，并且一般而言，每增加一次光罩约增加15％左右的成本，光罩次数越多器件的生产成本越高。因此，如何采用使用光罩数量更少的方法制作小尺寸有源区是降低制作小尺寸有源区的生产成本的关键。
基于此，请参考图1，本公开提供一种半导体结构的制备方法，包括：
步骤S202：提供基底；
步骤S204：在基底上形成过渡掩膜层；
步骤S206：在过渡掩膜层内形成基准开口子阵列，基准开口子阵列包括沿第一方向和第二方向间隔阵列排布的多个开口；第一方向与第二方向相交；
步骤S208：在过渡掩膜层内分别形成多个补充开口子阵列，以得到目标开口阵列，目标开口阵列包括基准开口子阵列和多个补充开口子阵列，基准开口子阵列和多个补充开口子阵列组成的集合中的任意两个开口子阵列之间通过平移能够相互重合，且任意两个开口子阵列中的全部开口相互间隔排布；
步骤S210：基于具有目标开口阵列的过渡掩膜层刻蚀基底，以得到目标结构。
作为示例，请继续参考图1，本实施例通过先在过渡掩膜层内形成基准开口子阵列，再利用OVL技术将同一块光罩多次平移，在过渡掩膜层内分别形成多个补充开口子阵列，得到目标开口阵列，通过同一块光罩多次平移实现了只使用一个光罩就可以得到小尺寸的目标开口阵列，减少了光罩的使用数量且降低了工艺的复杂度；基准开口子阵列和多个补充开口子阵列组成的集合中的任意两个开口子阵列之间通过平移能够相互重合，且任意两个开口子阵列中的全部开口相互间隔排布，确保了形成的目标开口阵列的误差很小，提高产品良率；再基于具有目标开口阵列的过渡掩膜层刻蚀基底，得到小尺寸的目标结构。与相关工艺制作中“采用四块不同光罩结合双重曝光方式制作小尺寸结构”相比，本实施例通过一个光罩的多次平移得到40nm 以下的小尺寸目标结构，有效减少使用光罩数量的同时，降低了制备工艺的复杂度，并减少了生产成本；由于进一步减小了目标结构的尺寸，可以进一步提高半导体结构的集成度。
在一些实施例中，请参考图2，步骤S202中的基底10包括衬底11及于衬底11上依次叠置的第三硬掩膜层12及第四硬掩膜层13，第四硬掩膜层13位于第三硬掩膜层12与过渡掩膜层20之间。
作为示例，请继续参考图2，oz方向可以为衬底11的高度方向或厚度方向。衬底11可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底11可以为单层结构，也可以为多层结构。例如，衬底11可以是诸如硅（Si）衬底11、硅锗（SiGe）衬底11、硅锗碳（SiGeC）衬底11、碳化硅（SiC）衬底11、砷化镓（GaAs）衬底11、砷化铟（InAs）衬底11、磷化铟（InP）衬底11或其它的III/V半导体衬底11或II/VI半导体衬底11。或者，还例如，衬底11可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底11。因此衬底11的类型不应限制本公开的保护范围。
作为示例，请继续参考图2，第一方向可以为ox方向，第二方向可以为oy方向，可以设置第一方向与第二方向垂直，但不限于此。可以采用沉积工艺形成第三硬掩膜层12及第四硬掩膜层13，第三硬掩膜层12的材料可以包括无定形碳，第四硬掩膜层13的材料可以包括氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或其任意组合，例如第四硬掩膜层13为氮化硅，氮化硅材料易得，成本低，制造方法成熟。沉积工艺可以包括但不限于化学气相沉积工艺（Chemical Vapor Deposition，CVD）、原子层沉积工艺（Atomic Layer Deposition，ALD）、高密度等离子沉积（High Density Plasma，HDP)工艺、等离子体增强沉积工艺及旋涂介质层（Spin-on Dielectric，SOD）或其组合。可以理解的是，在实际应用中，为了满足光刻和刻蚀的需要，在oz方向上相邻的膜层的材料通常是不同的。
作为示例，请参考图3，步骤S204中可以采用沉积工艺形成过渡掩膜层20。过渡掩膜层20的材料可以包括二氧化硅、氮化硅、氮氧化硅、多晶硅、单晶硅、无定形碳或其组合。沉积工艺可以包括但不限于CVD、ALD、HDP、SOD或其组合。
在一些实施例中，请参考图4-图9，可以采用图案化方法形成步骤S206中基准开口子阵列91。例如，步骤S206中在过渡掩膜层20内形成基准开口子阵列91可以包括：
步骤S2061：在当前的过渡掩膜层20上依次形成第一硬掩膜层30、第二硬掩膜层40和光刻胶材料层51a；
步骤S2062：图案化光刻胶材料层51a ，以形成初始开口阵列；
步骤S2063：形成牺牲层60，牺牲层60随形覆盖具有初始开口阵列的光刻胶材料层51a；
步骤S2064：以牺牲层60和具有初始开口阵列的光刻胶材料层51a为掩膜刻蚀第二硬掩膜层40、第一硬掩膜层30和过渡掩膜层20，以在过渡掩膜层20中形成相应的开口子阵列。
作为示例，请继续参考图4-图9，步骤S2061中可以采用沉积工艺在过渡掩膜层20上依次形成第一硬掩膜层30、第二硬掩膜层40，在第二硬掩膜层40的顶面涂覆光刻胶材料层51a，步骤S2062中经曝光、显影等一系列步骤，形成图案化光刻胶层50a，图案化光刻胶层50a具有用于定义初始开口阵列的位置及形状的开口图形，光刻胶可以是正光刻胶或负光刻胶，显影方式可以是正性显影或负性显影。图6为形成图案化光刻胶层50a后的俯视图。第一硬掩膜层30的材料可以包括无定形碳，第二硬掩膜层40的材料可以包括氮化硅、氮氧化硅、碳氧化硅、碳氮化硅、或其任意组合，例如第二硬掩膜层40为氮氧化硅。沉积工艺可以包括但不限于CVD、ALD、HDP、SOD或其组合。
作为示例，请继续参考图4-图9，步骤S2063中可以采用沉积工艺形成牺牲层60，牺牲层60随形覆盖具有初始开口阵列的图案化光刻胶层50a。牺牲层60的材料可以包括二氧化硅、氮化硅、氮氧化硅、多晶硅等。
作为示例，请继续参考图4-图9，可以采用原子层沉积工艺形成过牺牲层60，牺牲层60随形覆盖具有初始开口阵列的图案化光刻胶层50a。原子层沉积是利用两种独立的挥发性前驱体，以气体脉冲的形式在不同时间段内通入反应室，先后与基体表面进行化学吸附和化学反应而形成沉积薄膜。在两个脉冲间隔往反应室内通入氮气或惰性气体，对反应室进行净化，即第一前驱体先在基体表面均匀吸附一层，然后利用氮气或惰性气体净化带走反应室内未吸附的第一前驱体，随后通入第二前驱体，第二前驱体与第一前驱体在基体表面发生化学反应，生成一层沉积薄膜，副产物再由氮气或惰性气体净化带走，重复上述过程可生成指定原子层数的镀层或薄膜。原子层沉积工艺是逐层进行成膜的生成工艺，每一周期都有自约束，利用原子层沉积工艺形成牺牲层60，可以精确控制牺牲层60的成膜厚度，有利于优化牺牲层60的成膜过程，提高形成的牺牲层60的均匀性和致密度，进而优化半导体器件的性能，并且原子层沉积工艺可以在小于等于500℃的相对低温度下执行，可以更容易地控制牺牲层60的物理性质，从而进一步提高半导体器件的可靠性与稳定性。
作为示例，请继续参考图4-图9，本实施例可以利用浸没式光刻机进行曝光得到如图6所示图形，相关技术中采用浸没式光刻机一次曝光很难得到40nm以下的有源区，一般采用四块不同光罩结合双重曝光的方式制造40nm 以下的小尺寸有源区相比，本实施例通过一个光罩的多次平移，结合浸没式光刻机曝光技术和原子层沉积技术得到40nm 以下的小尺寸半导体结构，有效减少使用光罩数量的同时，降低了制备工艺的复杂度，并减少了生产成本。
作为示例，请继续参考图4-图9，步骤S2064中可以采用刻蚀工艺以牺牲层60和具有初始开口阵列的图案化光刻胶层50a为掩膜刻蚀第二硬掩膜层40、第一硬掩膜层30和过渡掩膜层20，以在过渡掩膜层20中形成基准开口子阵列91。图9为形成的基准开口子阵列91的俯视图。刻蚀工艺可以包括但不限于干法刻蚀工艺。干法刻蚀工艺可以包括但不限于反应离子刻蚀（RIE）、感应耦合等离子体刻蚀（ICP）及高浓度等离子体刻蚀（HDP）或其组合。例如，刻蚀第二硬掩膜层40、第一硬掩膜层30和过渡掩膜层20可以采用等离子刻蚀工艺，等离子体刻蚀指利用高频辉光放电反应，将反应气体激活成活性粒子，例如原子或游离基，这些活性粒子扩散到刻蚀的部位与被刻蚀材料进行反应，形成挥发性生成物而被去除，达到刻蚀的目的，刻蚀气体可以包括NF3、CF3、HF、CHF4或其组合，从而提高刻蚀速率。
在一些实施例中，采用相同的图案化方法形成步骤S208中多个补充开口子阵列中的每一个开口子阵列，从而减少工艺步骤的复杂性，缩减生产成本。
在一些实施例中，请参考图10-图28，步骤S208中在过渡掩膜层20内分别形成多个补充开口子阵列，包括：
步骤S2081：在当前的过渡掩膜层20上依次形成第一硬掩膜层30、第二硬掩膜层40和光刻胶材料层51b；
步骤S2082：图案化光刻胶材料层51b，以形成初始开口阵列；
步骤S2083：形成牺牲层60，牺牲层60随形覆盖具有初始开口阵列的光刻胶材料层51b；
步骤S2084：以牺牲层60和具有初始开口阵列的光刻胶材料层51b为掩膜刻蚀第二硬掩膜层40、第一硬掩膜层30和过渡掩膜层20，以在过渡掩膜层20中形成相应的补充开口子阵列。
作为示例，请参考图10-图15，步骤S2081中可以采用沉积工艺在过渡掩膜层20上依次形成第一硬掩膜层30、第二硬掩膜层40，在第二硬掩膜层40的顶面涂覆光刻胶材料层51b，步骤S2082中经曝光、显影等一系列步骤，形成图案化光刻胶层50b，图案化光刻胶层50b具有用于定义初始开口阵列的位置及形状的开口图形，光刻胶可以是正光刻胶或负光刻胶，显影方式可以是正性显影或负性显影。图12为形成图案化光刻胶层50b后的俯视图。第一硬掩膜层30的材料可以包括无定形碳，第二硬掩膜层40的材料可以包括氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或其任意组合，例如第二硬掩膜层40为氮氧化硅。沉积工艺可以包括但不限于CVD、ALD、HDP、SOD或其组合。
作为示例，请继续参考图10-图15，步骤S2083中可以采用沉积工艺形成牺牲层60，牺牲层60随形覆盖具有初始开口阵列的图案化光刻胶层50b。牺牲层60的材料可以包括二氧化硅、氮化硅、氮氧化硅等。沉积工艺可以包括但不限于CVD、ALD、HDP、SOD或其组合。
作为示例，请继续参考图10-图15，步骤S2084中可以采用刻蚀工艺以牺牲层60和具有初始开口阵列的图案化光刻胶层50b为掩膜刻蚀第二硬掩膜层40、第一硬掩膜层30和过渡掩膜层20，以在过渡掩膜层20中形成第一补充开口子阵列92。图15为形成的第一补充开口子阵列92的俯视图。刻蚀工艺可以包括但不限于干法刻蚀工艺及/或湿法刻蚀工艺。干法刻蚀工艺可以包括但不限于RIE、ICP及HDP或其组合。
作为示例，请参考图16-图21，再次采用沉积工艺在过渡掩膜层20上依次形成第一硬掩膜层30、第二硬掩膜层40，在第二硬掩膜层40的顶面涂覆光刻胶材料层c51c，经曝光、显影等一系列步骤，采用相同的图案化方法形成图案化光刻胶层50c，图案化光刻胶层50c具有用于定义初始开口阵列的位置及形状的开口图形，采用沉积工艺形成牺牲层60，牺牲层60随形覆盖具有初始开口阵列的图案化光刻胶层50c，采用刻蚀工艺以牺牲层60和具有初始开口阵列的图案化光刻胶层50c为掩膜刻蚀第二硬掩膜层40、第一硬掩膜层30和过渡掩膜层20，以在过渡掩膜层20中形成第二补充开口子阵列93。
作为示例，请参考图22-图27，再次采用沉积工艺在过渡掩膜层20上依次形成第一硬掩膜层30、第二硬掩膜层40，在第二硬掩膜层40的顶面涂覆光刻胶材料层51d，经曝光、显影等一系列步骤，采用相同的图案化方法形成图案化光刻胶层50d，图案化光刻胶层50d具有用于定义初始开口阵列的位置及形状的开口图形，采用沉积工艺形成牺牲层60，牺牲层60随形覆盖具有初始开口阵列的图案化光刻胶层50d，采用刻蚀工艺以牺牲层60和具有初始开口阵列的图案化光刻胶层50d为掩膜刻蚀第二硬掩膜层40、第一硬掩膜层30和过渡掩膜层20，以在过渡掩膜层20中形成第三补充开口子阵列94。
作为示例，请参考图10-图27，第一补充开口子阵列92、第二补充开口子阵列93、第三补充开口子阵列94的形成顺序可以根据需要变化。
在一些实施例中，请继续参考图10-图27，相邻的两次图案化方法中，前一次图案化方法形成的开口子阵列被后一次图案化方法中形成的第一硬掩膜层30填充。例如，如图14所示，前一次图案化方法形成基准开口子阵列被后一次图案化方法中形成的第一硬掩膜层30填充。
在一些实施例中，请参考图28-图29，图案化方法还包括：
步骤S2085：在实施最后一次图案方法后，去除之前的各次图案化方法形成的各个开口子阵列中填充的第一硬掩膜层30。
作为示例，请参考图9及图29，本实施例基于图9得到的基础图形，使用OVL技术将同一块光罩多次平移，得到图29所示的目标开口阵列90。OVL技术是指光刻机逐一曝光完硅片上所有的场，亦即分步，然后更换硅片，直至曝光完所有的硅片；当对硅片进行工艺处理结束后，更换掩膜，接着在硅片上曝光第二层图形，也就是进行重复曝光，其中，第二层掩膜曝光的图形必须和第一层掩膜曝光的图形准确地套叠在一起，故称之为套刻。当前，OVL技术可控制光刻误差在2nm以内，误差很小；需要说明的是，在本公开中，可以采用OVL技术控制光罩的平移误差，进而可以提高产品良率。
在一些实施例中，请参考图29，目标开口阵列90具有目标区域100，目标区域100包括多个补充开口子阵列中的全部开口子阵列所在区域与基准开口子阵列91所在区域的交叠区域，该交叠区域为多个补充开口子阵列中的全部开口子阵列所在区域与基准开口子阵列91所在区域的交集，可以设置目标区域略大于交叠区域。如图29所示，目标区域100中包括第一补充开口子阵列92、第二补充开口子阵列93及第三补充开口子阵列94与基准开口子阵列91所在区域的交叠区域（即四者所在区域的交集）。
在一些实施例中，请参考图29，目标开口阵列90还具有位于目标区域100至少一侧的冗余区域110，目标区域100中的开口分布密度大于冗余区域110的开口分布密度。如图29所示，冗余区域110与基准开口子阵列91、第一补充开口子阵列92、第二补充开口子阵列93及第三补充开口子阵列94四者至少之一无交叠。
在一些实施例中，请参考图30-图35，步骤S210中基于具有目标开口阵列90的过渡掩膜层20刻蚀基底10，包括：
步骤S2101：在具有目标开口阵列90的过渡掩膜层20上形成覆盖掩膜层，覆盖掩膜层暴露出目标区域；
步骤S2102：基于覆盖掩膜层及过渡掩膜层20刻蚀基底10，以得到目标结构。
作为示例，请继续参考图30-图35，步骤S2102中可以仅向下转移目标区域中的开口，对基底10进行刻蚀，得到目标结构。
在一些实施例中，请继续参考图30-图35，步骤S210中基于具有目标开口阵列90的过渡掩膜层20刻蚀基底10，以得到目标结构，还包括：
步骤S21021：以具有目标开口阵列90的过渡掩膜层20为掩膜刻蚀第四硬掩膜层13及第三硬掩膜层12，剩余的第三硬掩膜层12及剩余的第四硬掩膜层13构成牺牲掩膜层70；
步骤S21022：形成目标掩膜材料层81，目标掩膜材料层81至少填满牺牲掩膜层70中的间隙；
步骤S21023：去除目标掩膜材料层81高出剩余的第三硬掩膜层12的部分及剩余的第四硬掩膜层13，得到顶面与剩余的第三硬掩膜层12的顶面齐平的目标掩膜层80；
步骤S21024：去除剩余的第三硬掩膜层12，以目标掩膜层80为掩膜刻蚀衬底11，以得到目标结构。
作为示例，请继续参考图30-图35，步骤S21021中采用刻蚀工艺以具有目标开口阵列90的过渡掩膜层20为掩膜刻蚀第四硬掩膜层13及第三硬掩膜层12，刻蚀工艺可以包括但不限于干法刻蚀工艺。干法刻蚀工艺可以包括但不限于RIE、ICP及HDP或其组合。
作为示例，请继续参考图30-图35，步骤S21022中形成目标掩膜材料层81，目标掩膜材料层81至少填满牺牲掩膜层70中的间隙，步骤S21023中采用刻蚀工艺去除目标掩膜材料层81高出剩余的第三硬掩膜层12的部分及剩余的第四硬掩膜层13，得到顶面与剩余的第三硬掩膜层12的顶面齐平的目标掩膜层80，步骤S21024中采用刻蚀工艺去除剩余的第三硬掩膜层12，以目标掩膜层80为掩膜刻蚀衬底11，以得到目标结构。
在一些实施例中，目标结构包括阵列排布的多个有源区和定义多个有源区的沟槽；多个有源区与目标区域100中的开口对应。本实施例通过一个光罩的多次平移得到小尺寸（宽度在40 nm以下）有源区，节约成本，提高半导体结构的集成度。
在一些实施例中，半导体结构的制备方法还包括：
步骤S212：在沟槽中填充绝缘材料以形成沟槽隔离结构。
作为示例，步骤S212中可以采用沉积工艺在沟槽中填充绝缘材料以形成沟槽隔离结构，以得到衬底11内阵列排布的沟槽隔离结构及由沟槽隔离结构限定的有源区。
在一些实施例中，请参考图29，在基准开口子阵列91中，多个开口沿第二方向延伸，多个开口在第一方向上的节距为P，第一方向可以为ox方向，多个开口在第二方向上的节距为Q，第二方向可以为oy方向；节距为中心点的间距；第一方向与第二方向垂直；多个补充开口子阵列包括第一补充开口子阵列92、第二补充开口子阵列93和第三补充开口子阵列94；将基准开口子阵列91在第一方向上平移（m1+1/2）×P，且在第二方向上平移（n1-1/4）×Q后能够与第一补充开口子阵列92重合；将基准开口子阵列91在第二方向上平移（k+1/2）×Q后能够与第二补充开口子阵列93重合；将基准开口子阵列91在第一方向上平移（m2+1/2）×P，且在第二方向上平移（n2+1/4）×Q后能够与第三补充开口子阵列94重合；其中，m1、n1、n1、n2、k均为整数。
在一些实施例中，m1=n1=0，n1=n2=0，k=0。
在一些实施例中，请继续参考图29，在基准开口子阵列91中，多个开口沿第二方向延伸，第二方向可以为oy方向，多个开口在第二方向上的长度为L，多个开口的宽度为W，在第一方向上相邻的两个开口之间的间距为a，第一方向可以为ox方向，在第二方向上相邻的两个开口之间的间距为b；a大于或等于3W，b大于或等于（L-4W）。在一些实施例中，a的取值范围为60nm-100nm，例如，a的取值范围可以为60nm、70nm、80nm、90nm或100nm等等；b的取值范围为40nm-60nm，例如，b的取值范围可以为40nm、45nm、50nm、55nm或60nm等等；L的取值范围为120nm-180nm，例如，L的取值范围可以为120nm、130nm、140nm、150nm、160nm、170nm或180nm等等；W的取值范围为20nm-30nm，例如，W的取值范围为20nm、22nm、24nm、26nm、28nm或30nm等等。从上述数据可以看出本实施例得到的目标结构尺寸较小，提高半导体结构的集成度。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，虽然图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一些实施例中，本公开提供一种半导体结构，采用上述半导体结构的制备方法制备而成。
作为示例，本实施例的半导体结构通过先在过渡掩膜层内形成基准开口子阵列，再利用OVL技术将同一块光罩多次平移，在过渡掩膜层内分别形成多个补充开口子阵列，得到目标开口阵列，再基于具有目标开口阵列的过渡掩膜层刻蚀基底，得到目标结构。与相关工艺制作中“采用四块不同光罩结合双重曝光方式制作小尺寸结构”相比，本实施例的半导体结构通过一个光罩的多次平移得到40 nm 以下的小尺寸目标结构，有效减少使用光罩数量的同时，降低了制备工艺的复杂度，并减少了生产成本；由于进一步减小了目标结构的尺寸，可以进一步提高半导体结构的集成度。
请注意，上述实施例仅出于说明性目的而不意味对本公开的限制。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。

Claims (16)

1.一种半导体结构的制备方法，其特征在于，包括：
提供基底；
在所述基底上形成过渡掩膜层；
在所述过渡掩膜层内形成基准开口子阵列，所述基准开口子阵列包括沿第一方向和第二方向间隔阵列排布的多个开口；所述第一方向与所述第二方向相交；
在所述过渡掩膜层内分别形成多个补充开口子阵列，以得到目标开口阵列，所述目标开口阵列包括所述基准开口子阵列和所述多个补充开口子阵列，所述基准开口子阵列和所述多个补充开口子阵列组成的集合中的任意两个开口子阵列之间通过平移能够相互重合，且所述任意两个开口子阵列中的全部开口相互间隔排布；
基于具有所述目标开口阵列的所述过渡掩膜层刻蚀所述基底，以得到目标结构。
2.根据权利要求1所述的制备方法，其特征在于，所述目标开口阵列具有目标区域，所述目标区域包括所述多个补充开口子阵列中的全部开口子阵列所在区域与所述基准开口子阵列所在区域的交叠区域。
3.根据权利要求2所述的制备方法，其特征在于，所述目标开口阵列还具有位于所述目标区域至少一侧的冗余区域，所述目标区域中的开口分布密度大于所述冗余区域中的开口分布密度。
4.根据权利要求3所述的制备方法，其特征在于，
所述基于具有所述目标开口阵列的所述过渡掩膜层刻蚀所述基底，包括：
在具有所述目标开口阵列的所述过渡掩膜层上形成覆盖掩膜层，所述覆盖掩膜层暴露出所述目标区域；
基于所述覆盖掩膜层及所述过渡掩膜层刻蚀所述基底，以得到目标结构。
5.根据权利要求4所述的制备方法，其特征在于，所述目标结构包括阵列排布的多个有源区和定义所述多个有源区的沟槽；所述多个有源区与所述目标区域中的开口对应。
6.根据权利要求5所述的制备方法，其特征在于，还包括：
在所述沟槽中填充绝缘材料以形成沟槽隔离结构。
7.根据权利要求1-6任一项所述的制备方法，其特征在于，采用相同的图案化方法分别形成所述基准开口子阵列和所述多个补充开口子阵列中的每一个开口子阵列。
8.根据权利要求7所述的制备方法，其特征在于，所述图案化方法包括：
在当前的过渡掩膜层上依次形成第一硬掩膜层、第二硬掩膜层和光刻胶材料层；
图案化所述光刻胶材料层，以形成初始开口阵列；
形成牺牲层，所述牺牲层随形覆盖具有所述初始开口阵列的所述光刻胶材料层；
以所述牺牲层和具有所述初始开口阵列的所述光刻胶材料层为掩膜刻蚀所述第二硬掩膜层、所述第一硬掩膜层和所述过渡掩膜层，以在所述过渡掩膜层中形成相应的开口子阵列。
9.根据权利要求8所述的制备方法，其特征在于，相邻的两次图案化方法中，前一次图案化方法形成的开口子阵列被后一次图案化方法中形成的第一硬掩膜层填充。
10.根据权利要求9所述的制备方法，其特征在于，还包括：在实施最后一次图案方法后，去除之前的各次图案化方法形成的各个开口子阵列中填充的第一硬掩膜层。
11.根据权利要求10所述的制备方法，其特征在于，所述基底包括衬底及于所述衬底上依次叠置的第三硬掩膜层及第四硬掩膜层，所述第四硬掩膜层位于所述第三硬掩膜层与所述过渡掩膜层之间；所述基于具有所述目标开口阵列的所述过渡掩膜层刻蚀所述基底，以得到目标结构，还包括：
以具有所述目标开口阵列的所述过渡掩膜层为掩膜刻蚀所述第四硬掩膜层及所述第三硬掩膜层，剩余的第三硬掩膜层及剩余的第四硬掩膜层构成牺牲掩膜层；
形成目标掩膜材料层，所述目标掩膜材料层至少填满所述牺牲掩膜层中的间隙；
去除所述目标掩膜材料层高出所述剩余的第三硬掩膜层的部分及所述剩余的第四硬掩膜层，得到顶面与所述剩余的第三硬掩膜层的顶面齐平的目标掩膜层；
去除所述剩余的第三硬掩膜层，以所述目标掩膜层为掩膜刻蚀所述衬底，以得到目标结构。
12.根据权利要求1-6任一项所述的制备方法，其特征在于，在所述基准开口子阵列中，所述多个开口沿所述第二方向延伸，所述多个开口在所述第一方向上的节距为P，所述多个开口在所述第二方向上的节距为Q；所述节距为中心点的间距；所述第一方向与所述第二方向垂直；
所述多个补充开口子阵列包括第一补充开口子阵列、第二补充开口子阵列和第三补充开口子阵列；
将所述基准开口子阵列在所述第一方向上平移（m1+1/2）×P且在所述第二方向上平移（n1-1/4）×Q后能够与所述第一补充开口子阵列重合；
将所述基准开口子阵列在所述第二方向上平移（k+1/2）×Q后能够与所述第二补充开口子阵列重合；
将所述基准开口子阵列在所述第一方向上平移（m2+1/2）×P且在所述第二方向上平移（n2+1/4）×Q后能够与所述第三补充开口子阵列重合；
其中，m1、n1、n1、n2、k均为整数。
13.根据权利要求12所述的制备方法，其特征在于，m1=n1=0，n1=n2=0，k=0。
14.根据权利要求1-6任一项所述的制备方法，其特征在于，在所述基准开口子阵列中，所述多个开口沿所述第二方向延伸，所述多个开口在所述第二方向上的长度为L，所述多个开口的宽度为W，在所述第一方向上相邻的两个所述开口之间的间距为a，在所述第二方向上相邻的两个所述开口之间的间距为b；
a大于或等于3W，b大于或等于（L-4W）。
15.根据权利要求14所述的制备方法，其特征在于，a的取值范围为60nm-100nm，b的取值范围为40nm-60nm，L的取值范围为120nm-180nm，W的取值范围为20nm-30nm。
16.一种半导体结构，其特征在于，采用权利要求1-15任一项所述的制备方法制备而成。
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