CN115132572A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN115132572A
CN115132572A CN202210927471.1A CN202210927471A CN115132572A CN 115132572 A CN115132572 A CN 115132572A CN 202210927471 A CN202210927471 A CN 202210927471A CN 115132572 A CN115132572 A CN 115132572A
Authority
CN
China
Prior art keywords
mask layer
patterned
opening
substrate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210927471.1A
Other languages
English (en)
Inventor
刘选军
谢岩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Original Assignee
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xinxin Semiconductor Manufacturing Co Ltd filed Critical Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority to CN202210927471.1A priority Critical patent/CN115132572A/zh
Publication of CN115132572A publication Critical patent/CN115132572A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70216—Mask projection systems
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供一种半导体器件及其制造方法，通过形成图形化的第一掩膜层于基底上，图形化的第一掩膜层中形成有暴露基底表面的第一开口；填充第二掩膜层于第一开口中；形成图形化的第三掩膜层于图形化的第一掩膜层和第二掩膜层上，图形化的第三掩膜层中形成有同时暴露出部分图形化的第一掩膜层和部分第二掩膜层的第二开口；刻蚀去除第二开口暴露出的图形化的第一掩膜层或第二掩膜层，以形成暴露基底表面的第三开口；填充第四掩膜层于第三开口中；去除图形化的第一掩膜层和第二掩膜层；以第四掩膜层为掩膜图形化基底形成目标图形。本发明的技术方案使得在光刻机限制的条件下实现具有更小尺寸线宽的目标图形，且目标图形具有很好的线宽均匀性和形貌。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
随着逻辑工艺不断追求更小的线宽，光刻技术变的越来越重要。但是，极紫外光刻机价格高，对应的工艺制造成本极高，通过工艺方法的设计来获得更小的线宽也越来越受到大家重视，业界广泛采用的双重图形化(double pattern)工艺是获得更小线宽的一种有效工艺方法，但该工艺方法所制作图形的一个严重缺点在于其存在物理结构上的左右不对称，在更小线宽的工艺过程中很难获得更好的线宽粗糙度和更平滑的形貌。
参阅图1a～图1c，双重图形化工艺的步骤包括：首先，如图1a所示，提供一衬底11，衬底11上覆盖形成有待图形化层12，待图形化层12上形成有间隔设置的多个芯轴13；然后，如图1b所示，沉积掩膜层14于待图形化层12上以及芯轴13表面；然后，如图1c所示，执行刻蚀工艺，以去除芯轴13顶面以及待图形化层12上的掩膜层14，芯轴13侧壁上保留的掩膜层14作为侧墙15；然后，刻蚀去除芯轴13，且后续以侧墙15为掩膜刻蚀待图形化层12，以在待图形化层12中形成所需图形。其中，由于芯轴13侧壁上的掩膜层14一侧与芯轴13接触且相对的另一侧未与芯轴13接触，在刻蚀掩膜层14形成侧墙15之后，未与芯轴13接触的另一侧呈弧形结构，而与芯轴13接触的一侧因为芯轴13的存在而呈垂直结构，在去除芯轴13之后，与芯轴13接触的一侧保持垂直结构，从而导致形成的每个侧墙15靠近芯轴13的一侧为垂直结构且远离芯轴13的一侧呈弧形结构，侧墙15的结构不对称，那么，后续以侧墙15为掩膜刻蚀待图形化层12时，待图形化层12中形成的图形的线宽均匀性和形貌都会受到很大影响，而且很难通过工艺调整来解决。
因此，如何在光刻机的限制条件下形成具有更小尺寸线宽且很好的线宽均匀性的图形是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，使得在光刻机限制的条件下能够实现具有更小尺寸线宽的目标图形，且目标图形能够具有很好的线宽均匀性和形貌。
为实现上述目的，本发明提供了一种半导体器件的制造方法，包括：
形成图形化的第一掩膜层和第二掩膜层于一基底上，所述图形化的第一掩膜层中形成有暴露出所述基底表面的第一开口，所述第二掩膜层填充于所述第一开口中；
形成图形化的第三掩膜层于所述图形化的第一掩膜层和所述第二掩膜层上，所述图形化的第三掩膜层中形成有同时暴露出部分所述图形化的第一掩膜层和部分所述第二掩膜层的第二开口；
以所述图形化的第三掩膜层为掩膜，刻蚀去除所述第二开口暴露出的所述图形化的第一掩膜层或所述第二掩膜层，以形成暴露出所述基底表面的第三开口；
填充第四掩膜层于所述第三开口中；
去除所述图形化的第一掩膜层和所述第二掩膜层；
以所述第四掩膜层为掩膜图形化所述基底，以在所述基底中形成目标图形。
可选地，采用原子层沉积工艺填充所述第二掩膜层于所述第一开口中。
可选地，采用原子层刻蚀工艺刻蚀去除所述第二开口暴露出的所述图形化的第一掩膜层或所述第二掩膜层。
可选地，所述图形化的第一掩膜层与所述第二掩膜层的刻蚀选择比大于100，刻蚀去除所述第二开口暴露出的所述图形化的第一掩膜层；所述第二掩膜层与所述图形化的第一掩膜层的刻蚀选择比大于100，刻蚀去除所述第二开口暴露出的所述第二掩膜层。
可选地，在形成暴露出所述基底表面的所述第三开口之后且在填充所述第四掩膜层于所述第三开口中之前，所述半导体器件的制造方法还包括：
去除所述图形化的第三掩膜层。
可选地，采用旋涂工艺填充所述第四掩膜层于所述第三开口中。
可选地，采用湿法刻蚀工艺或干法刻蚀工艺刻蚀去除所述图形化的第一掩膜层和所述第二掩膜层。
可选地，所述图形化的第一掩膜层和所述第二掩膜层与所述第四掩膜层的刻蚀选择比均大于20。
可选地，所述图形化的第一掩膜层的材质为氧化硅、氮化硅和氮氧化硅中的至少一种，所述第二掩膜层的材质为非晶硅、多晶硅和锗硅中的至少一种，所述第四掩膜层的材质为旋涂碳、无定形碳和有机介电层中的至少一种。
可选地，所述基底包含待图形化的衬底，或者，所述基底包含衬底以及形成于所述衬底上的待图形化层。
本发明还提供一种半导体器件，采用所述的半导体器件的制造方法制造。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，由于包括：形成图形化的第一掩膜层和第二掩膜层于一基底上，所述图形化的第一掩膜层中形成有暴露出所述基底表面的第一开口，所述第二掩膜层填充于所述第一开口中；形成图形化的第三掩膜层于所述图形化的第一掩膜层和所述第二掩膜层上，所述图形化的第三掩膜层中形成有同时暴露出部分所述图形化的第一掩膜层和部分所述第二掩膜层的第二开口；以所述图形化的第三掩膜层为掩膜，刻蚀去除所述第二开口暴露出的所述图形化的第一掩膜层或所述第二掩膜层，以形成暴露出所述基底表面的第三开口；填充第四掩膜层于所述第三开口中；去除所述图形化的第一掩膜层和所述第二掩膜层；以所述第四掩膜层为掩膜图形化所述基底，以在所述基底中形成目标图形，使得在光刻机限制的条件下能够实现具有更小尺寸线宽的目标图形，且目标图形能够具有很好的线宽均匀性和形貌，以突破光刻机的技术封锁，提高半导体工艺的制造能力。
2、本发明的半导体器件，由于采用所述的半导体器件的制造方法制造，使得在光刻机限制的条件下能够实现具有更小尺寸线宽的目标图形，且目标图形能够具有很好的线宽均匀性和形貌。
附图说明
图1a～图1c是一种半导体器件的制造方法中的器件示意图；
图2是本发明一实施例的半导体器件的制造方法的流程图；
图3a～图3i是图2所示的半导体器件的制造方法中的器件示意图。
其中，附图1a～图3i的附图标记说明如下：
11-衬底；12-待图形化层；13-芯轴；14-掩膜层；15-侧墙；21-基底；211-衬底；212-刻蚀阻挡层；213-待图形化层；22-图形化的第一掩膜层；221-第一掩膜层；222-图形化的光刻胶层；223-第一开口；23-第二掩膜层；24-图形化的第三掩膜层；241-第二开口；25-第三开口；26-第四掩膜层。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供一种半导体器件的制造方法，参阅图2，图2是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、形成图形化的第一掩膜层和第二掩膜层于一基底上，所述图形化的第一掩膜层中形成有暴露出所述基底表面的第一开口，所述第二掩膜层填充于所述第一开口中；
步骤S2、形成图形化的第三掩膜层于所述图形化的第一掩膜层和所述第二掩膜层上，所述图形化的第三掩膜层中形成有同时暴露出部分所述图形化的第一掩膜层和部分所述第二掩膜层的第二开口；
步骤S3、以所述图形化的第三掩膜层为掩膜，刻蚀去除所述第二开口暴露出的所述图形化的第一掩膜层或所述第二掩膜层，以形成暴露出所述基底表面的第三开口；
步骤S4、填充第四掩膜层于所述第三开口中；
步骤S5、去除所述图形化的第一掩膜层和所述第二掩膜层；
步骤S6、以所述第四掩膜层为掩膜图形化所述基底，以在所述基底中形成目标图形。
下面参阅图3a～图3i更为详细的介绍本实施例提供的半导体器件的制造方法，图3a～图3i是半导体器件的剖面示意图。
按照步骤S1，参阅图3a～图3c，提供一基底21，形成图形化的第一掩膜层22和第二掩膜层23于所述基底21上，所述图形化的第一掩膜层22中形成有暴露出所述基底21表面的第一开口223,所述第二掩膜层23填充于所述第一开口223中。
所述基底21可以仅包含待图形化的衬底211；或者，如图3a所示，所述基底21包含衬底211以及形成于所述衬底211上的待图形化层213，所述衬底211与所述待图形化层213之间还可以形成有刻蚀阻挡层212，以在后续刻蚀所述待图形化层213时停止在所述刻蚀阻挡层212中。其中，所述待图形化层213可以为单层结构或者至少两层堆叠的结构。
形成所述图形化的第一掩膜层22于所述基底21上的步骤包括：首先，如图3a所示，形成第一掩膜层221覆盖于所述基底21上；然后，形成图形化的光刻胶层222于所述第一掩膜层221上；然后，如图3b所示，以所述图形化的光刻胶层222为掩膜，采用湿法或者干法刻蚀工艺刻蚀所述第一掩膜层221，以形成图形化的第一掩膜层22，所述图形化的第一掩膜层22中形成有暴露出所述基底21表面的第一开口223；然后，去除所述图形化的光刻胶层222。
如图3c所示，填充所述第二掩膜层23于所述第一开口223中的步骤包括：首先，填充第二掩膜层23的材料于所述第一开口223中，且第二掩膜层23的材料覆盖所述图形化的第一掩膜层22；然后，采用化学机械研磨工艺去除覆盖在所述图形化的第一掩膜层22上的第二掩膜层23的材料，保留所述第一开口223中的第二掩膜层23的材料作为所述第二掩膜层23，所述第二掩膜层23的顶面与所述图形化的第一掩膜层22的顶面齐平。
并且，由于原子层沉积(Atomic Layer Deposition，ALD)工艺的填充能力优于化学气相沉积工艺，因此，优选的，采用原子层沉积工艺填充所述第二掩膜层23于所述第一开口223中，原子层沉积工艺尤其适用于具有高深宽比的所述第一开口223的填充。在其他实施例中，也可以采用等离子体增强化学气相沉积(Plasma Enhanced Chemical VaporDeposition，PECVD)工艺填充所述第二掩膜层23于所述第一开口223中。
步骤S2、参阅图3d，形成图形化的第三掩膜层24于所述图形化的第一掩膜层22和所述第二掩膜层23上，所述图形化的第三掩膜层24中形成有同时暴露出部分所述图形化的第一掩膜层22和部分所述第二掩膜层23的第二开口241。
优选的，所述图形化的第三掩膜层24的材质为光刻胶。
其中，形成所述图形化的第三掩膜层24的步骤可以包括：首先，形成第三掩膜层覆盖于所述图形化的第一掩膜层22和所述第二掩膜层23上；然后，将特定图案的光罩中的开口对准下方的所述图形化的第一掩膜层22与所述第二掩膜层23的交界区域，即光罩中的开口在垂直于基底21方向上的投影同时覆盖相邻的部分所述图形化的第一掩膜层22和部分所述第二掩膜层23；然后，执行曝光和显影工艺，以使得第三掩膜层形成为所述图形化的第三掩膜层24，光罩中的开口转移至所述图形化的第三掩膜层24中的第二开口241，从而使得至少一个所述第二开口241同时暴露出相邻的部分所述图形化的第一掩膜层22和部分所述第二掩膜层23。
步骤S3、参阅图3e，以所述图形化的第三掩膜层24为掩膜，刻蚀去除所述第二开口241暴露出的所述图形化的第一掩膜层22或所述第二掩膜层23，以形成暴露出所述基底21表面的第三开口25。
优选的，采用原子层刻蚀(Atomic layer Etching，ALE)工艺刻蚀去除所述第二开口241暴露出的所述图形化的第一掩膜层22或所述第二掩膜层23。
其中，由于原子层刻蚀工艺对待刻蚀结构只存在化学刻蚀，不存在物理刻蚀(物理刻蚀会对待刻蚀结构以及待刻蚀结构以外的其他结构均进行物理轰击，导致二者均被刻蚀)，即原子层刻蚀工艺是通过选用合适的刻蚀气体与待刻蚀结构进行化学反应来去除待刻蚀结构，因此，通过选择仅与待刻蚀结构发生化学反应的刻蚀气体即可避免对待刻蚀结构以外的结构产生刻蚀，从而使得待刻蚀结构与待刻蚀结构以外的结构具有很高的刻蚀选择比，例如刻蚀选择比能够达到大于100。
在采用原子层刻蚀工艺去除待刻蚀结构时，刻蚀气体会先与待刻蚀结构的表面进行化学反应产生一种化合物，再采用真空泵抽走表面的化合物，使得化合物下方的待刻蚀结构继续与刻蚀气体反应，如此循环，直至将整个待刻蚀结构去除。
在本实施例中，若选用的刻蚀气体仅与所述图形化的第一掩膜层22发生化学反应，则所述图形化的第一掩膜层22与所述第二掩膜层23的刻蚀选择比大于100，采用原子层刻蚀工艺刻蚀去除所述第二开口241暴露出的所述图形化的第一掩膜层22，如图3e所示，所述第二开口241暴露出的所述第二掩膜层23不会被刻蚀；若选用的刻蚀气体仅与所述第二掩膜层23发生化学反应，则所述第二掩膜层23与所述图形化的第一掩膜层22的刻蚀选择比大于100，采用原子层刻蚀工艺刻蚀去除所述第二开口241暴露出的所述第二掩膜层23，所述第二开口241暴露出的所述图形化的第一掩膜层22不会被刻蚀。
所述图形化的第一掩膜层22的材质可以为氧化硅、氮化硅和氮氧化硅中的至少一种，采用原子层刻蚀工艺刻蚀去除所述第二开口241暴露出的所述图形化的第一掩膜层22所采用的刻蚀气体可以为C4F6或C4F8；所述第二掩膜层23的材质可以为非晶硅、多晶硅和锗硅中的至少一种，采用原子层刻蚀工艺刻蚀去除所述第二开口241暴露出的所述第二掩膜层23所采用的刻蚀气体可以为CHxFy、SiCl4、O2和He，或者可以为NH3、NF3和H2。
另外，在所述步骤S3中形成暴露出所述基底21表面的所述第三开口25之后且在后续步骤S4中填充所述第四掩膜层26于所述第三开口25中之前，所述半导体器件的制造方法还包括：参阅图3f，去除所述图形化的第三掩膜层24。
步骤S4、参阅图3g，填充第四掩膜层26于所述第三开口25中。
优选的，采用旋涂工艺填充所述第四掩膜层26于所述第三开口25中。
步骤S5、参阅图3h，去除所述图形化的第一掩膜层22和所述第二掩膜层23。
其中，可以采用湿法刻蚀工艺或干法刻蚀工艺刻蚀去除所述图形化的第一掩膜层22和所述第二掩膜层23，优选的，所述图形化的第一掩膜层22与所述第四掩膜层26的刻蚀选择比以及所述第二掩膜层23与所述第四掩膜层26的刻蚀选择比均大于20，以使得在刻蚀去除所述图形化的第一掩膜层22和所述第二掩膜层23时，减少对所述第四掩膜层26的刻蚀；并且，在采用湿法刻蚀工艺或干法刻蚀工艺刻蚀去除所述图形化的第一掩膜层22和所述第二掩膜层23时，优选所述图形化的第一掩膜层22与所述第二掩膜层23的刻蚀选择比接近于1，以使得所述图形化的第一掩膜层22与所述第二掩膜层23几乎同时被去除。
所述第四掩膜层26的材质可以为旋涂碳(Spin-on Carbon，SOC)、无定形碳和有机介电层(Organic Dielectric Layer，ODL)中的至少一种。
步骤S6、参阅图3i，以所述第四掩膜层26为掩膜图形化所述基底21，以在所述基底21中形成目标图形。
在图3i所示的实施例中，以所述第四掩膜层26为掩膜，采用干法刻蚀或湿法刻蚀工艺图形化所述待图形化层213，以在所述待图形化层213中形成目标图形。
另外，在形成所述目标图形之后，可以去除所述第四掩膜层26。
从上述内容可知，在所述步骤S2中，在光刻机限制的条件下(即光刻机的光刻条件维持不变)，通过将光罩的图案设置于特定位置，能够使得所述图形化的第三掩膜层24中的第二开口241同时暴露出相邻的部分所述图形化的第一掩膜层22和部分所述第二掩膜层23，进而使得所述步骤S3中形成的所述第三开口25能够具有更小的宽度，从而使得所述步骤S4中形成的第四掩膜层26以及所述步骤S6中以第四掩膜层26为掩膜刻蚀形成的目标图形具有更小尺寸的线宽。因此，在光刻机限制的条件下能够实现具有更小尺寸线宽的目标图形。其中，所述目标图形的线宽可以为10nm～20nm。
并且，在所述步骤S5中，由于所述第四掩膜层26一侧的侧壁与所述图形化的第一掩膜层22接触，且所述第四掩膜层26相对的另一侧的侧壁与所述第二掩膜层23接触，使得在刻蚀去除所述图形化的第一掩膜层22和所述第二掩膜层23之后，所述第四掩膜层26两侧的侧壁均能保持垂直结构，所述第四掩膜层26的结构左右对称，进而使得所述步骤S6中以所述第四掩膜层26为掩膜图形化所述基底21形成的目标图形能够具有很好的线宽均匀性和形貌。
综上所述，本发明提供的半导体器件的制造方法，包括：形成图形化的第一掩膜层和第二掩膜层于一基底上，所述图形化的第一掩膜层中形成有暴露出所述基底表面的第一开口，所述第二掩膜层填充于所述第一开口中；形成图形化的第三掩膜层于所述图形化的第一掩膜层和所述第二掩膜层上，所述图形化的第三掩膜层中形成有同时暴露出部分所述图形化的第一掩膜层和部分所述第二掩膜层的第二开口；以所述图形化的第三掩膜层为掩膜，刻蚀去除所述第二开口暴露出的所述图形化的第一掩膜层或所述第二掩膜层，以形成暴露出所述基底表面的第三开口；填充第四掩膜层于所述第三开口中；去除所述图形化的第一掩膜层和所述第二掩膜层；以所述第四掩膜层为掩膜图形化所述基底，以在所述基底中形成目标图形，使得在光刻机限制的条件下能够实现具有更小尺寸线宽的目标图形，且目标图形能够具有很好的线宽均匀性和形貌，以突破光刻机的技术封锁，提高半导体工艺的制造能力。
本发明一实施例提供一种半导体器件，采用所述的半导体器件的制造方法制造，在所述基底上形成目标图形，使得在光刻机限制的条件下能够实现具有更小尺寸线宽的目标图形，且目标图形能够具有很好的线宽均匀性和形貌。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (11)

1.一种半导体器件的制造方法，其特征在于，包括：
形成图形化的第一掩膜层和第二掩膜层于一基底上，所述图形化的第一掩膜层中形成有暴露出所述基底表面的第一开口，所述第二掩膜层填充于所述第一开口中；
形成图形化的第三掩膜层于所述图形化的第一掩膜层和所述第二掩膜层上，所述图形化的第三掩膜层中形成有同时暴露出部分所述图形化的第一掩膜层和部分所述第二掩膜层的第二开口；
以所述图形化的第三掩膜层为掩膜，刻蚀去除所述第二开口暴露出的所述图形化的第一掩膜层或所述第二掩膜层，以形成暴露出所述基底表面的第三开口；
填充第四掩膜层于所述第三开口中；
去除所述图形化的第一掩膜层和所述第二掩膜层；
以所述第四掩膜层为掩膜图形化所述基底，以在所述基底中形成目标图形。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，采用原子层沉积工艺填充所述第二掩膜层于所述第一开口中。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，采用原子层刻蚀工艺刻蚀去除所述第二开口暴露出的所述图形化的第一掩膜层或所述第二掩膜层。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述图形化的第一掩膜层与所述第二掩膜层的刻蚀选择比大于100，刻蚀去除所述第二开口暴露出的所述图形化的第一掩膜层；所述第二掩膜层与所述图形化的第一掩膜层的刻蚀选择比大于100，刻蚀去除所述第二开口暴露出的所述第二掩膜层。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成暴露出所述基底表面的所述第三开口之后且在填充所述第四掩膜层于所述第三开口中之前，所述半导体器件的制造方法还包括：
去除所述图形化的第三掩膜层。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，采用旋涂工艺填充所述第四掩膜层于所述第三开口中。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，采用湿法刻蚀工艺或干法刻蚀工艺刻蚀去除所述图形化的第一掩膜层和所述第二掩膜层。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，所述图形化的第一掩膜层和所述第二掩膜层与所述第四掩膜层的刻蚀选择比均大于20。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，所述图形化的第一掩膜层的材质为氧化硅、氮化硅和氮氧化硅中的至少一种，所述第二掩膜层的材质为非晶硅、多晶硅和锗硅中的至少一种，所述第四掩膜层的材质为旋涂碳、无定形碳和有机介电层中的至少一种。
10.如权利要求1～9中任一项所述的半导体器件的制造方法，其特征在于，所述基底包含待图形化的衬底，或者，所述基底包含衬底以及形成于所述衬底上的待图形化层。
11.一种半导体器件，其特征在于，采用如权利要求1～10中任一项所述的半导体器件的制造方法制造。
CN202210927471.1A 2022-08-03 2022-08-03 半导体器件及其制造方法 Pending CN115132572A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210927471.1A CN115132572A (zh) 2022-08-03 2022-08-03 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210927471.1A CN115132572A (zh) 2022-08-03 2022-08-03 半导体器件及其制造方法

Publications (1)

Publication Number Publication Date
CN115132572A true CN115132572A (zh) 2022-09-30

Family

ID=83386450

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210927471.1A Pending CN115132572A (zh) 2022-08-03 2022-08-03 半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN115132572A (zh)

Similar Documents

Publication Publication Date Title
KR102436100B1 (ko) 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
TWI625764B (zh) 次解析度基板圖案化所用之蝕刻遮罩的形成方法
KR101170284B1 (ko) 피치 더블링 프로세스 중에 어레이 피처를 격리시키는 방법 및 격리된 어레이 피처를 갖는 반도체 장치 구조물
JP4945740B2 (ja) フォトリソグラフィー構造よりも狭いピッチを有するパターン
KR100791344B1 (ko) 반도체 집적 회로 장치의 제조 방법
US20090004862A1 (en) Method for forming fine patterns in semiconductor device
WO2009017982A2 (en) Methods for device fabrication using pitch reduction and associated structures
KR102650776B1 (ko) 반도체 패터닝 및 형성된 구조
US11769691B2 (en) Semiconductor device and formation method thereof
CN114334619A (zh) 半导体结构的形成方法
CN110690117B (zh) 半导体结构及其形成方法
KR20070113604A (ko) 반도체 소자의 미세패턴 형성방법
CN115132572A (zh) 半导体器件及其制造方法
JP4095588B2 (ja) 集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法
CN114388352A (zh) 半导体结构及其形成方法
US8361849B2 (en) Method of fabricating semiconductor device
CN111584431B (zh) 一种自对准四重图形形成方法
CN112951718A (zh) 半导体结构及其形成方法
CN111834213A (zh) 半导体器件及其形成方法
TWI814409B (zh) 半導體結構的形成方法
CN115223863B (zh) 半导体结构的制作方法
US20220013360A1 (en) Method for forming self-aligned double pattern and semiconductor structures
US20230245890A1 (en) Pitch Scaling in Microfabrication
KR100779015B1 (ko) 반도체 소자의 제조 방법
TWI518743B (zh) 半導體裝置圖案化結構之製作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination