JP5532303B2 - 半導体デバイスのクリティカルディメンジョンを縮小する方法 - Google Patents
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Description
[優先権の主張]
本出願は、２００６年１１月２９日に出願されたUnited States Patent Application Serial No.11/606613, "METHODS TO REDUCE THE CRITICAL DIMENSION OF SEMICONDUCTOR DEVICES AND PARTIALLY FABRICATED SEMICONDUCTOR DEVICES HAVING REDUCED CRITICAL DIMENSIONS" 「半導体デバイスのクリティカルディメンジョンを縮小する方法、及び、部分的に作製される縮小クリティカルディメンジョンを有する半導体デバイス」の出願日の利益を主張する。
本出願は、２００６年１１月２９日に出願されたUnited States Patent Application Serial No.11/606613, "METHODS TO REDUCE THE CRITICAL DIMENSION OF SEMICONDUCTOR DEVICES AND PARTIALLY FABRICATED SEMICONDUCTOR DEVICES HAVING REDUCED CRITICAL DIMENSIONS" 「半導体デバイスのクリティカルディメンジョンを縮小する方法、及び、部分的に作製される縮小クリティカルディメンジョンを有する半導体デバイス」の出願日の利益を主張する。
［技術分野］
本発明の実施形態は、一般的には、半導体デバイスの作製に関し、より詳細には、半導体デバイスのクリティカルディメンジョン（ＣＤ）を縮小する方法、及び部分的に作製される縮小クリティカルディメンジョンを有する半導体デバイスに関する。
本発明の実施形態は、一般的には、半導体デバイスの作製に関し、より詳細には、半導体デバイスのクリティカルディメンジョン（ＣＤ）を縮小する方法、及び部分的に作製される縮小クリティカルディメンジョンを有する半導体デバイスに関する。
集積回路（“ＩＣ”）の設計者は、個々の加工寸法を縮小することによって、及び、半導体基板上の隣接する加工間を分離する距離を縮小することによって、ＩＣ内加工の集積レベル或いは密度を増加させることを望んでいる。加工寸法の留まるところのない縮小は、フォトリソグラフィーのような加工を形成するために使用される技術において、今までになく大きな需要を生んでいる。これらの加工は、典型的には、絶縁体或いは導体のような材料によってお互いから分離される、その材料内の間隔によって定義される。隣接する加工内の同一点間の距離は、本産業においては“ピッチ”と呼ばれる。例えば、ピッチは、典型的には、加工間の中心点から中心点への距離として測定される。結果として、ピッチは、加工の幅と、隣接する加工から加工を分離する間隔の幅との総和とほぼ等しい。加工の幅は、ＣＤ或いは配線の最小加工寸法（“Ｆ”）とも呼ばれる。ＣＤは、典型的には、フォトリソグラフィーのような既知の技術を使用して製造するＩＣ間に形成される、インターコネクト配線、コンタクト、或いはトレンチ溝の幅のような幾何学的に最小の加工である。加工に隣接する間隔の幅は、加工の幅と典型的には等しいため、加工のピッチは典型的には加工寸法の２倍（２Ｆ）である。
従来の２４８ｎｍフォトリソグラフィーは、１００ｎｍから２００ｎｍの幅の最小配線が形成されることを可能にする。しかしながら、加工寸法及びピッチを縮小する必要性とともに、ピッチを倍化する技術が開発されてきた。United States Patent No. 5328810は、半導体基板内に均等に間隔をおくトレンチ溝を形成するスペーサ或いはマンドレルを使用するピッチ倍化の方法を開示している。そのトレンチ溝は同一の深さを有する。拡大可能な層が半導体基板上に形成され、パターン化され、Ｆの幅を有するストリップを形成する。そのストリップはエッチングされ、Ｆ／２の縮小された幅を有するマンドレルストリップを生成する。部分的に拡大可能なストリンガー層はマンドレルストリップ上にコンフォーマルに（下地をなぞるように）堆積され、マンドレルストリップのサイドウォール上にＦ／２の厚さを有するストリンガーストリップを形成するようエッチングされる。マンドレルストリップはエッチングされるが、一方、半導体基板上にストリンガーストリップは残っている。ストリンガーストリップは、半導体基板内にＦ／２の幅を有するトレンチ溝をエッチングするマスクとして機能する。上述された特許におけるピッチは実際には半減されるのではあるが、このようなピッチの縮小は、本産業においては“ピッチ倍化”或いは“ピッチ増倍”と呼ばれる。言い換えると、ある要因によるピッチの“増倍”は、その要因によるピッチの縮小を含んでいる。この従来技術は、本明細書に包含されている。
United States Patent No. 6239008は、ピッチ倍化の方法を開示している。フォトレジストが半導体材料層上にパターン化される。あるフォトレジスト構造の寸法と隣接する間隔はｘと定義される。フォトレジスト構造は、(１／２)ｘにトリミングされる。この構造間の間隔は、(３／４)ｘに増加する。半導体材料層の露出部分はエッチングされ、半導体材料層内に構造を形成する。フォトレジスト構造は除去される。ブランケット層は、半導体材料層構造上に堆積される。ブランケット層は、半導体材料層構造のサイドウォール上にスペーサを形成するようエッチングされる。第二のブランケット層は、半導体材料層構造、スペーサ、及び間隔上に堆積され、その間隔内に二組目の構造を形成する。第二のブランケット層は、半導体材料層構造が作製される材料に類似する材料、或いはその材料と同一の材料である。半導体材料層構造、スペーサ及び二組目の構造が平坦化される。スペーサは除去される。半導体材料層構造、二組目の構造及び間隔は、ここでは(１／４)ｘの寸法を有する。
United States Patent No. 6638441は、ピッチ三倍化の方法を開示している。フォトレジスト層は基板上にパターン化される。層はパターン上に形成される。第一の層は基板を露出するためにエッチングされる。第二の層は、パターン上に形成される。第二の層は基板を露出するためにエッチングされる。パターン化されたレジストが除去される。第三の層は、第一の層及び第二の層と基板との上に形成される。第三の層が基板を露出するためにエッチングされる。第四の層は、第一の層、第二の層及び第三の層と基板との上に形成される。第四の層の材料は、第一の層の材料と同一である。第四の層は、第一の層、第二の層及び第三の層を露出するためにエッチングされる。第二の層及び第三の層が除去される。第一の層及び第四の層は三倍化されたピッチをともなうパターンを形成する。
１９３ｎｍフォトリソグラフィーは、２４８ｎｍフォトリソグラフィーよりも小さい加工を形成可能である。しかしながら、１９３ｎｍフォトレジスト材料は、２４８ｎｍフォトレジスト材料と比較して、大きなラインエッジラフネス（ＬＥＲ）を有する。更に、２４８ｎｍフォトレジスト材料は１９３ｎｍフォトレジスト材料よりも強度が大きい。
したがって、本技術分野においては、２４８ｎｍフォトレジストを利用して、加工のＣＤを縮小することが可能なピッチ縮小プロセスの必要性が存在する。
本明細書は、本発明としてみなされることを詳細に指摘し、かつ明確に主張する請求項によって締めくくられているが、本発明の実施形態は、付随の図面と組み合わせて読まれる場合、本発明の以下の記述から容易に確認されうる。
図１は、部分的に作製される集積回路デバイス上のターゲット層上に形成される中間層、無反射層、及びレジスト層の実施形態を示す。
図２は、所望のＣＤでパターン化された図１のレジスト層の実施形態を示す。
図３は、図２の加工上に形成される第一のスペーサ層の実施形態を示す。
図４は、図３の第一のスペーサ層から形成される第一のスペーサの実施形態を示す。
図５は、図２の加工が除去された後の、図４の部分的に作製される集積回路デバイスの実施形態を示す。
図６は、中間層及び無反射層の一部が除去された後の、図５の部分的に作製される集積回路デバイスの実施形態を示す。
図７は、第一のスペーサ及び無反射層が除去された後の、図６の部分的に作製される集積回路デバイスの実施形態を示す。
図８は、図７の部分的に作製される集積回路デバイス上に形成される第二のスペーサ層の実施形態を示す。
図９は、第二のスペーサを形成するために、第二のスペーサ層の一部が除去された後の、図８の部分的に作製される集積回路デバイスの実施形態を示す。
図１０は、残存する中間層の一部が除去された後の、図９の部分的に作製される集積回路デバイスの実施形態を示す。
図１１は、加工がトリミングされた後の、図２の加工の実施形態を示す。
図１２は、図１１の加工上に形成される第一のスペーサ層の実施形態を示す。
図１３は、図１２の第一のスペーサ層から形成される第一のスペーサの実施形態を示す。
図１４は、図１１の加工が除去された後の、図１３の部分的に作製される集積回路デバイスの実施形態を示す。
図１５は、中間層及び無反射層の一部が除去された後の、図１４の部分的に作製される集積回路デバイスの実施形態を示す。
図１６は、第一のスペーサ及び無反射層が除去された後の、図１５の部分的に作製される集積回路デバイスの実施形態を示す。
図１７は、図１６の部分的に作製される集積回路デバイス上に形成される第二のスペーサ層の実施形態を示す。
図１８は、第二のスペーサを形成するために、第二のスペーサ層の一部が除去された後の、図１７の部分的に作製される集積回路デバイスの実施形態を示す。
図１９は、残存する中間層の一部が除去された後の、図１８の部分的に作製される集積回路デバイスの実施形態を示す。
本発明の実施形態は、一般的には半導体デバイスの作製に関する。より詳細には、本発明の実施形態は、加工のＣＤを縮小する方法、及び、そのような縮小を伴って部分的に作製される集積回路デバイスに関する。
一実施形態においては、半導体デバイス加工のＣＤを縮小する方法は、ターゲット層を形成することを含み、そのターゲット層は縮小されたＣＤを伴う加工を有する。中間層は、ターゲット層上に形成される。パターンは、中間層に重なるレジスト層において形成され、そのパターンは従来のリソグラフィー技術によってプリント可能なＣＤを有する。パターンのＣＤは、ターゲット層において最終的に形成される加工の寸法によって決定されうる。第一のスペーサ材料垂直領域（第一のスペーサ）は、レジスト層の残存する部分に隣接して形成される。ターゲット層は、第一のスペーサ間で露出され、中間層垂直領域が残存する中間層部分によって形成される。第二のスペーサ材料垂直領域（第二のスペーサ）は、中間層垂直領域に隣接して形成される。中間層垂直領域は除去される。ターゲット層上に形成される加工のＣＤは、第一のスペーサ及び第二のスペーサの厚さの関数である。
本明細書において記述される方法、及び部分的に作製される集積回路デバイスは、集積回路を製造するための全てのプロセスフローを構成してはいない。残りのプロセスフローは、当業者にとって既知である。したがって、本明細書においては、本発明の実施形態を理解する上で必要不可欠である、方法及び部分的に作製される集積回路デバイスについてのみ、記述される。
本明細書において記述される材料層は、スピンコーティング、ブランケットコーティング、化学気相成長法（“ＣＶＤ”）、原子層成長法（“ＡＬＤ”）、プラズマ援用ＡＬＤ、或いは、物理気相成長法（“ＰＶＤ”）を含む適切な堆積技術によって形成されうるが、そのうちいずれにも限定はされない。使用される材料に応じて、堆積技術は当業者によって選択されうる。
これから、図面に対する記述がなされるが、ここでは、一連の図面を通して、類似する番号は類似する部分を指すものである。図面は、必ずしも一定の縮尺で描かれるものではない。
一実施形態においては、縮小したＣＤ、またその結果として縮小したピッチを伴う加工が、ターゲット層上に形成されうる。加工のＣＤは、レジスト層のような上在層上に形成される当初のパターンのＣＤの三分の一にできる。ピッチ３倍化縮小方法の実施形態は、図１−図１０に示される。
図１に示されるように、部分的に作製される集積回路デバイス１００は、ターゲット層１１０を含む。縮小したＣＤを有する加工は、最終的にターゲット層１１０内に形成されうる。加工のＣＤは、重なるレジスト層１４０内に形成されるパターンのＣＤに関して、縮小されうる。加工のＣＤは縮小されるため、加工のピッチもまた縮小される。ターゲット層１１０は、半導体デバイス作製と互換性のある材料から形成されうる。例えば、ターゲット層１１０は、従来のシリコン基板或いは、半導体材料層を有する他のバルク基板のような、半導体基板でありうる。本明細書においては、“バルク基板”という用語は、シリコンウェハのみでならず、シリコンオンインシュレータ（“ＳＯＩ”）基板、シリコンオンサファイア（“ＳＯＳ”）基板、ベース半導体基板上のシリコンエピタキシャル層、及び、シリコンゲルマニウム、ゲルマニウム、ヒ化ガリウム、窒化ガリウム、或いはリン化インジウムのような、他の半導体、光電子工学、或いはバイオテクノロジー材料をも含む。
中間層１２０は、ターゲット層１１０上に形成されうる。中間層１２０は、ターゲット層１１０上の加工を形成する際に、防食用マスクとして機能しうる。中間層１２０の厚さは、防食用マスクの所望の高さに依存しうる。中間層１２０は、部分的に作製される集積回路デバイス１００上に形成されるスペーサに関して選択的にエッチング可能である材料から形成されうる。ここで使用されている、材料が“選択的にエッチング可能”であるとは、その材料が、同一のエッチング化合物に暴露された場合に他の材料よりも少なくとも２倍大きいエッチング速度を示すということである。理想的には、このような材料は、同一のエッチング化合物に暴露された場合に、他の材料よりも少なくとも約１０倍大きいエッチング速度を有する。例示のためにのみ、中間層１２０は、透明カーボン（“ＴＣ”）、アモルファスカーボン（“ＡＣ”）、或いは、スピンーオン材料から形成されうる。中間層１２０は、ＣＶＤ，或いはスピンコーティングのような従来技術によって形成されうる。
無反射層１３０は、中間層１２０上に形成されうる。無反射材料は、本技術分野においては既知であり、誘電体反射防止コーティング（ＤＡＲＫ）である酸化シリコン、酸窒化シリコンのような無機材料、或いは、シリコンを含む、スピンオンハードマスクのような有機材料を含むが、そのうちいずれにも限定はされない。無反射層１３０は、従来技術によって形成されうる。
レジスト層１４０は、無反射層１３０の上に形成されうる。レジスト層１４０は、深紫外（ＤＵＶ）２４８ｎｍフォトレジストのような、２４８ｎｍフォトレジスト材料から形成されうる。２４８ｎｍフォトレジスト材料は、本技術分野においては既知であり、したがって、本明細書では詳細には記述されない。１９３ｎｍフォトレジストのような他のフォトレジスト材料は、レジスト層１４０を形成するために使用されうる。第一のスペーサ層１５０を堆積する前に、レジスト層１４０’のサイドウォールを平滑化するために更なるエッチングが利用されうる。フォトレジスト材料は、スピンコーティングのような従来技術によって堆積され、従来のフォトリソグラフィー技術によってパターン化される。フォトレジスト及びフォトリソグラフィー技術は、本技術分野においては既知であり、したがって、フォトレジスト材料の選択、堆積、及びパターン化は、本明細書においては詳細には記述されない。図２に示されるように、パターンは、フォトレジスト材料を現像してエッチングすることによってレジスト層１４０内に形成されうる。レジスト層１４０’の残りの部分は開口１４５によって分割されうる。レジスト層１４０’は、選択されたパターン化、或いはフォトリソグラフィー技術を使用して得られる最小のプリント可能なＣＤを有しうる。または、レジスト層１４０’は、所望のＣＤを得るために更なるエッチング或いはトリミングにかけてもよい。レジスト層１４０内のパターンは、ターゲット層１１０内の加工を形成するための第一および第二のスペーサとともに使用されうる。これらの加工は、配線、トレンチ溝、或いは他の電気デバイス素子を含みうるが、そのうちのいずれにも限定はされない。
レジスト層１４０’のフォトレジスト材料の現像及びエッチング後に残る部分は、図２に示される。レジスト層１４０’のサイドウォールは実質的に垂直の外観を有しうる。２４８ｎｍのフォトレジスト材料はよいＬＥＲを有するため、レジスト層１４０’のサイドウォールは相対的に平滑でもありうる。このように、第一のスペーサが、サイドウォール上に形成される場合、以下に記述されるように、実質的に垂直な外観は維持されうる。レジスト層１４０’は、約ｘの幅、或いはＣＤを有しうるが、ここでｘは、従来のリソグラフィー技術によってプリント可能な寸法である。このように、ｘは、レジスト層１４０をパターン化するために使用されるフォトリソグラフィー技術に依存する。レジスト層１４０’の隣接部分の間の空間は、図２ではＢとして示されるが、約ｘの幅を有しうる。以下に記述されるように、Ｂは、ｘよりも広いくてもよいし、或いは狭くともよい。
図３に示されるように、第一のスペーサ層１５０は、無反射層１３０の上、ならびにレジスト層１４０’のサイドウォール及び上表面上に形成されうる。第一のスペーサ層１５０は、例えばＡＬＤによって、コンフォーマルに堆積されうる。しかしながら、第一のスペーサ層１５０が、所望の厚さにおいて実質的にコンフォーマルに堆積される限り、他の堆積技術が使用されてもよい。第一のスペーサ層１５０は、次の加工動作と適合性があり、無反射層１３０、中間層１２０及びターゲット層１１０に関して選択的にエッチング可能である材料から形成されうる。あくまで一例として、第一のスペーサ層１５０は、酸化シリコンのような酸化物、或いは窒化シリコンのような窒化物から形成されうる。使用されるフォトレジスト材料は、２４８ｎｍフォトレジストであるため、レジスト層１４０’のサイドウォールは、第一のスペーサ層１５０がレジスト層１４０’に直接接触されうるのに十分低いＬＥＲを示しうる。しかしながら、更なるエッチングが、第一のスペーサ層１５０を堆積する前に、レジスト層１４０’のサイドウォールを平滑化するために使用されうる。第一のスペーサ層１５０の厚さは、最終的にターゲット層１１０上に形成されうる加工のＣＤとほぼ等しくなりうる。例えば、ターゲット層１１０上の加工が約ｘ／３のＣＤを有する場合、第一のスペーサ層１５０は、約ｘ／３に等しい厚さにおいて堆積されうる。
図４に示されるように、第一のスペーサ層１５０の一部は、レジスト層１４０’及び無反射層１３０の実質的に水平な表面上において除去され、一方、第一のスペーサ層１５０は、レジスト層１４０’の実質的に垂直な表面上において残りうる。このように、レジスト層１４０’の上表面及び無反射層１３０の一部は、露出されうる。このことは、第一のスペーサ層１５０を異方性エッチングすることによって実現され、レジスト層１４０’のサイドウォールに隣接する第一のスペーサ１５０’を形成する。エッチャントは、第一のスペーサ層１５０において使用される材料に依存して選択されうる。例えば、第一のスペーサ層１５０が酸化シリコンから形成されている場合、フッ化炭素の化学作用がエッチングを処理するために使用されうる。例示のためにのみ、第一のスペーサ層１５０は、テトラフルオロメタン（ＣＦ４）、トリフルオロメタン（ＣＨＦ３）、或いは、酸化シリコンを選択的にエッチングするための他の従来のエッチャントを使用してエッチングされうる。第一のスペーサ１５０’は、レジスト層１４０’のサイドウォールと実施的に同一の垂直の外観を有しうる。第一のスペーサ１５０’は、ｘ／３にほぼ等しい幅を有しうる。第一のスペーサ１５０’は、続いての無反射層１３０及び中間層１２０のエッチングのためのマスクとして機能しうる。
図５に示されるように、レジスト層１４０’は、第一のスペーサ１５０’に関して選択的に除去されうる。言い方を代えると、エッチング後に、第一のスペーサ１５０’は、無反射層１３０表面上に残りうる。レジスト層１４０’は、第一のスペーサ１５０’の間から除去され、無反射層１３０の下にある部分が露出される。レジスト層１４０’を除去することによって形成される空隙は、ｘにほぼ等しい幅を有しうる。レジスト層１４０’は、酸素ベースプラズマとともにドライエッチングプロセスを使用して、選択的にエッチングされうる。レジスト層１４０’の除去は、第一のスペーサ１５０’の垂直な外観を維持するため、高い異方性でありうる。
次に、図６に示されるように、無反射層１３０の露出部分及び中間層１２０の部分が除去されうる。レジスト層１４０’の下に在った箇所などの無反射層１３０の露出部分は、エッチングされうる。無反射層１３０のパターンは、その後に中間層１２０に転写される。第一のスペーサ１５０’はマスクとして機能し、下にある無反射層１３０’及び中間層１２０’の部分を保護する。無反射層１３０及び中間層１２０は、単一のエッチング化合物を利用してエッチングされるか、或いは、個別にエッチングされうる。無反射層１３０及び、中間層１２０のエッチングは従来技術によってなされうる。例えば、無反射層１３０が酸窒化シリコンから形成される場合、ＣＦ４或いはジフルオロメタン（ＣＨ２Ｆ２）のようなフッ化炭素、或いは臭化水素酸（ＨＢｒ）のような酸の化学作用を含むプラズマエッチングが特に使用されうる。中間層１２０が透明カーボンから形成されている場合、窒素（Ｎ２）、酸素（Ｏ２）及び臭化水素酸を利用するプラズマエッチングが使用されうる。他の可能なプラズマ化学は、Ｏ２及び二酸化硫黄（ＳＯ２）を含む。無反射層１３０のエッチングは、第一のスペーサ１５０’の高さを減少させうる。しかしながら、中間層１２０のエッチングは、第一のスペーサ１５０’の高さに実質的に何の影響も与えない。
図７に示されるように、第一のスペーサ１５０’及び無反射層１３０’は除去され、ターゲット層１１０上に中間層１２０’を残す。第一のスペーサ１５０’及び無反射層１３０’は従来のエッチャントによって除去されうる。例えば、第一のスペーサ１５０’及び無反射層１３０’は、フッ化水素酸緩衝溶液とともにウェットエッチングによってエッチングされうる。または、第一のスペーサ１５０’及び無反射層１３０’は、無反射層１３０’をエッチングするために使用されたエッチング化合物によって除去されうる。
図８に示されるように、第二のスペーサ層１６０は、中間層１２０’上に形成されうる。スペーサ層１６０は、第一のスペーサ層１５０において使用された同一の材料から形成されうる。このように、第二のスペーサ層１６０は、スペーサ層１５０を形成するために使用された同一のプロセス設備を使用して形成されうる。このようにして、設備の数量及び付随する保守が軽減されうる。更に、同一の材料を使用することによって、異なる材料を現像し堆積するコストが削減される。第二のスペーサ層１６０は、約ｘ／３に等しい厚さで、中間層１２０’上にコンフォーマルに堆積されうる。第二のスペーサ層１６０の材料をコンフォーマルに堆積することによって、中間層１２０’の隣接部分間の間隙が、約ｘから約ｘ／３へと縮小されうる。
図９に示されるように、第二のスペーサ層１６０の一部は、第二のスペーサ１６０’を形成するために除去されうる。第二のスペーサ層１６０の実質的に水平な部分は、異方性エッチングによって除去されるが、一方、第二のスペーサ層１６０の実質的に垂直な部分が残り、第二のスペーサ１６０’を形成する。異方性エッチングは、中間層１２０’の上表面を露出しうる。第二のスペーサ１６０’は、約ｘ／３に等しい幅を有しうる。第二のスペーサ層１６０の実質的に水平な部分は、第一のスペーサ層１５０の部分を除去することに関して上述されたような、従来の技術によって除去されうる。
図１０に示されるように、中間層１２０’は、第二のスペーサ１６０’及びターゲット層１１０に関してこの層を選択的にエッチングすることによって除去されうる。中間層１２０’は、中間層１２０をエッチングするために使用されたのと同一のエッチング化合物を使用するように、従来の技術によってエッチングされうる。第二のスペーサ１６０’のサイドウォールは、実質的に垂直な外観を有しうる。第二のスペーサ１６０’は、約ｘ／３の幅を有し、お互いに約ｘ／３の距離によって隔てられうる。図１０は、レジスト層１４０’の最初の幅ｘ、及び、レジスト層１４０’の隣接部分間の最初の空間Ｂをも示している。このように、レジスト層１４０’の約三分の一の幅を有する、第二のスペーサ１６０’が、ターゲット層１１０上に形成されうる。ほぼ等しい空間が、隣接する第二のスペーサ１６０’間に実現されうる。第二のスペーサ１６０’を防食用マスクとして使用することによって、ターゲット層１１０はパターン化され、レジスト層１４０’のＣＤの約１／３のＣＤを有する加工を形成する。ターゲット層１１０は、従来技術によってパターン化されうるので、本明細書では詳細に関しては記述されない。
ターゲット層上に形成される加工のＣＤを更に縮小するため、更なるスペーサエッチングプロセスが使用されうる。例えば、第三（或いは更なる）スペーサが、中間層１２０’を除去した後に第二のスペーサ１６０’上に形成されうる。更なるスペーサは、ターゲット層１１０上に形成される加工のＣＤとほぼ等しい厚さを有しうる。更なるスペーサは、ｘのある割合に対応する厚さで堆積されうる。
ターゲット層１１０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭｓ）、スタティックランダムアクセスメモリ（ＳＲＡＭｓ）、強誘電性メモリ（ＦＥ）、ＮＡＮＤ及びＮＯＲフラッシュメモリ、電界効果トランジスタ（ＦＥＴｓ）を伴うようなマイクロプロセッサ、フラットパネルディスプレイのような半導体デバイス内で使用されうる。例えば、ターゲット層１１０は、ＮＡＮＤフラッシュデバイスのセルを絶縁するシャロートレンチ分離（ＳＴＩ）を形成するためにエッチングされるウェハ基板でもよい。ターゲット層１１０は、トランジスタのゲートにパターン化されるポリシリコン層のような、導電性のアクティブ層であってもよい。ターゲット層１１０は、異なるアクティブ領域を接続する導電性配線としてパターン化される、アルミニウム、タングステン、チタン、或いは、銅のような金属層であってもよい。ターゲット層１１０をエッチングするのに加えて、或いは、ターゲット層１１０をエッチングする代わりに、材料は、第二のスペーサ１６０’間の空隙内を満たすターゲット層１１０上に堆積されてもよい。
上述のいかなる動作も、異なる層において使用される材料、及び、材料を形成及び除去するのに使用されるプロセスに依存して、他の動作と組み合わされうる。更に、上記のいかなる動作でも単一の動作を実現するために複数のプロセスを使用してもよい。どの動作の後にも、上述されていない更なる処理を行ってもよい。更なる処理の例は、イオン注入、拡散ドーピング、更なる層の堆積、ウェット或いはドライエッチング、及び化学的―機械的研磨である。あくまで一例として、いかなる動作後でも、エッチングは、露出された層の外観を狭く、平滑に、或いは改良するために使用されうる。
上述された方法を使用することによって、２４８ｎｍフォトレジスト材料は、２種以上のスペーサエッチングプロセスと組み合わせて、ターゲット層１１０上に小さい加工を形成するために使用されうる。この加工は、２４８ｎｍフォトレジストで従来可能だったＣＤのある割合のＣＤを有しうる。２４８ｎｍフォトリソグラフィーは、この技術の限界内での解像度においてレジスト層１４０をパターン化するために使用されうる。この段階として、レジスト層１４０’の残りの部分は、ターゲット層１１０内に形成される加工のＣＤよりも大きなＣＤを有しうる。第一及び第二のスペーサを防食用マスクとして使用することによって、スペーサエッチングプロセスは、レジスト層１４０’の部分のＣＤの三分の一或いは四分の一のＣＤを有する加工を形成するために処理されうる。このように、この加工のＣＤは、１９３ｎｍフォトリソグラフィーのような、より進んだフォトリソグラフィー技術を使用して実現されるＣＤよりも小さくなりうる。
上述された実施形態は、レジスト層１４０’のエッチングされる部分のＣＤと比較して、ターゲット層１１０上の加工のＣＤ或いはピッチを縮小して形成するために使用されうる。例えば、図２に示されるように、レジスト層１４０’が２４８ｎｍフォトレジストを使用して形成される場合、ｘが約１２０ｎｍで、Ｂが約１２０ｎｍで、合計で約２４０ｎｍのピッチとなりうる。レジスト層１４０のパターン化及びスペーサエッチングプロセスの後、第二のスペーサ１６０’の幅は、図１０に示されるように、約４０ｎｍであり、隣接する第二のスペーサ１６０’間の距離もまた約４０ｎｍに等しく、合計で約８０ｎｍのピッチとなりうる。しかしながら、レジスト層１４０’の幅は、約３０ｎｍから約１５０ｎｍの範囲内でいかなる幅であってもよい。このように、約１０ｎｍから約５０ｎｍの幅を有する加工が、ターゲット層１１０内に形成されうる。
レジスト層１４０’の幅、レジスト層１４０’の隣接部分間の間隔及び堆積されたスペーサ層の厚さを調整することによって、ＣＤ或いはピッチのさらなる縮小がなされうる。本発明の実施形態は加工のＣＤ、或いは最小のピッチを四分の一に縮小する方法をも含む。本発明に係る４倍のピッチ縮小方法の実施形態は、図１１から図１９に示される。本実施形態においては、前述の実施形態と、実質的に類似した材料及びプロセス動作が使用される。図１１から図１９に示された実施形態は、図１から１０に示された実施形態とは、とりわけ次の点で異なっている。すなわち、レジスト層１４０’の幅が異なり、同様にレジスト層１４０’の隣接部分間の間隔が異なっている。更には、堆積されるスペーサ層の厚さが異なる。
図１１は、レジスト層１４０’の残る部分が約３ｘ／４の幅を有し、レジスト層１４０’の隣接部分間の間隔が約５ｘ／４であるという点を除いては、図２に示された部分的に作製される集積回路デバイス１００と実質的に同一なものを示す。レジスト層１４０は、本技術分野においては既知のように堆積及びパターン化されて、間隔を形成する。例示のためにのみ、レジスト層１４０は、レジスト層１４０’が約ｘの幅を有し、レジスト層１４０’の隣接部分間の間隔が約ｘであるように、パターン化されうる。レジスト層１４０’の部分は更にエッチング、及びトリミングされて、約３ｘ／４の幅を有し、これによって、レジスト層１４０’の隣接部分間の間隔を約５ｘ／４へと増加させる。
図１２は、第一のスペーサ層１５０がレジスト層１４０’及び無反射層１３上に形成されうることを示す。第一のスペーサ層１５０は、約ｘ／４の厚さでコンフォーマルに堆積されうる。前述されたように、第一のスペーサ層１５０の厚さは、ターゲット層１１０上に形成される加工のＣＤに対応しうる。第一のスペーサ層１５０はＡＬＤによって堆積されうる。
図１３は、例えば異方性エッチングによっての、レジスト層１４０’及び無反射層１３０の実質的な水平面からの第一のスペーサ層１５０の除去を示す。第一のスペーサ材料１５０は、レジスト層１４０’の実質的に垂直な表面上に残り、第一のスペーサ１５０’を形成する。第一のスペーサ１５０’は、約ｘ／４に等しい厚さを有し、レジスト層１４０’の隣接部分間の間隔は、約３ｘ／４へと縮小されうる。図１４は、レジスト層１４０’が除去され、無反射層１３０の上に第一のスペーサ１５０’を残すことを示す。隣接する第一のスペーサ１５０’間の間隔は、約３ｘ／４でありうる。図１５は、無反射層１３０及び中間層１２０の部分が、第一のスペーサ１５０’をマスクとして使用することで除去されうることを示す。このように、第一のスペーサ１５０’の下にある無反射層１３０’及び中間層１２０’の一部は、このエッチングの間、保護されうる。図１６は、第一のスペーサ１５０’及び無反射層１３０’が除去され、中間層１２０’をターゲット層１１０表面上に残すことを示す。中間層１２０’は、約ｘ／４の幅を有し、中間層１２０’の隣接部分間の距離は、約３ｘ／４でありうる。
図１７は、第二のスペーサ層１６０が中間層１２０’部分の上に形成されうることを示す。第二のスペーサ層１６０は、ＡＬＤによって、約ｘ／４の厚さでコンフォーマルに堆積されうる。
図１８は、第二のスペーサ層１６０の実質的に水平部分が除去され、中間層１２０’の上表面及びターゲット層１１０の部分が露出されることを示す。第二のスペーサ層１６０の残る部分は、第二のスペーサ１６０’を形成しうる。中間層１２０’は、図１９に示されるように除去されうる。第二のスペーサ１６０’は、約ｘ／４の幅を有し、隣接する第二のスペーサ１６０’から約ｘ／４の距離だけ分離されうる。隣接する第二のスペーサ１６０’間の間隔は、ターゲット層１１０上に形成されるレジスト層１４０’の四分の一のＣＤを有する加工を可能にする。第二のスペーサ１６０’をマスクとして使用して、ターゲット層１１０はパターン化され、ピッチにおいて所望の４倍の縮小された加工を形成する。
この４倍の縮小の本実施形態を使用して、２４８ｎｍフォトレジストによって形成され、図１１に示されるようなレジスト層１４０’が約９０ｎｍ（３ｘ／４＝９０ｎｍ）の幅を有し、約１５０ｎｍ（５ｘ／４＝１５０ｎｍ）の幅Ｂを有する場合、結果として生じる第二のスペーサ１６０’の幅は約３０ｎｍで、隣接する第二のスペーサ１６０’間の距離もまた約３０ｎｍに等しくなりうる。このように、４倍の縮小の本実施形態を使用して、レジスト層１４０’のＣＤの約四分の一のＣＤを有する加工が形成されうる。
このように、本発明の実施形態は、ターゲット層１１０内に、レジスト層１４０’の幅のＣＤの約三分の一、或いは四分の一のＣＤを有する加工を形成するために使用されうる。このように、約５０ｎｍよりも小さいＣＤを有する加工が、ターゲット層１１０内に形成されうる。本発明の実施形態を使用して形成される加工の最終的なＣＤ，及び最終的なピッチには下限はない。例えば、第一及び第二のスペーサ層１５０、１６０の厚さはＡＬＤによって精密に制御されうるため、ターゲット層１１０内に形成される加工のＣＤは精密に制御されうる。
本発明は、特定の実施形態に関して記述されてきたが、本発明は上述のこれらの実施形態に限定されるものではない。もちろん、本発明は付随の請求項によってのみ限定され、それらは、上述されたような本発明の概念にしたがって動作する、本発明の範囲内の全ての均等な方法、プロセス、デバイス及びシステムを含む。
Claims (16)
- ターゲット層上に複数の加工を形成する方法であって、
前記ターゲット層上に中間層を形成するステップと、
前記中間層上に無反射層を形成するステップと、
前記無反射層上にレジスト層を形成するステップと、
前記レジスト層に複数の開口を形成するステップと、
前記レジスト層の複数部分の複数のサイドウォールに第一組のスペーサを形成するステップと、
前記第一組のスペーサによってマスクされる複数部分を除いて前記ターゲット層の複数部分を露出するステップと、
前記第一組のスペーサの下にある前記中間層の複数部分を露出するステップと、
前記中間層の前記露出された複数部分のサイドウォール上に第二組のスペーサを形成するステップと、
前記中間層の前記露出された複数部分を除去するステップと、
前記ターゲット層の露出された複数部分に複数の加工を形成するステップと、
を含む方法。 - 前記ターゲット層の露出された複数部分に複数の加工を形成するステップは、前記レジスト層内の前記複数の開口のクリティカルディメンジョンよりも小さなクリティカルディメンジョンを有する前記複数の加工を形成するステップを含む、
ことを特徴とする、請求項１に記載の方法。 - 前記レジスト層に複数の開口を形成するステップは、クリティカルディメンジョンとして隣接部分間の間隔ｘを有する前記複数の開口を形成するステップ、及びクリティカルディメンジョンとして幅ｘを有する前記レジスト層の複数部分を生成するステップを含む、
ことを特徴とする、請求項１に記載の方法。 - 前記ターゲット層の露出された複数部分に複数の加工を形成するステップは、幅ｘ／３に等しいクリティカルディメンジョンを有する複数の加工を形成するステップを含む、
ことを特徴とする、請求項３に記載の方法。 - 前記レジスト層に複数の開口を形成するステップは、隣接部分間の間隔５ｘ／４のクリティカルディメンジョンを有する前記複数の開口を形成するステップと、幅３ｘ／４のクリティカルディメンジョンを有する前記レジスト層の複数部分を生成するステップとを含む、
ことを特徴とする、請求項１に記載の方法。 - 前記ターゲット層の露出された複数部分に複数の加工を形成するステップは、幅ｘ／４に等しいクリティカルディメンジョンを有する複数の加工を形成するステップを含む、
ことを特徴とする、請求項１に記載の方法。 - 前記第一組のスペーサを形成するステップは、前記ターゲット層上に形成される複数の加工のクリティカルディメンジョンとほぼ等しい厚さにおいてスペーサ材料を堆積するステップを含む、
ことを特徴とする、請求項１に記載の方法。 - 前記第一組のスペーサを形成するステップ、或いは第二組のスペーサを形成するステップは、前記第一組のスペーサ或いは前記第二組のスペーサを酸化シリコン或いは窒化シリコンから形成するステップを含む、
ことを特徴とする、請求項１に記載の方法。 - 前記第一組のスペーサを形成するステップは、前記レジスト層の残る複数部分上にスペーサ材料をコンフォーマルに堆積するステップを含む、
ことを特徴とする、請求項１に記載の方法。 - 前記第一組のスペーサによってマスクされた複数部分を除いて前記ターゲット層の複数部分を露出するステップは、前記第一組のスペーサ間の前記レジスト層の残っている複数部分をエッチングするステップと、前記レジスト層の残っている複数部分の下にある前記無反射層及び前記中間層の複数部分をエッチングするステップとを含む、
ことを特徴とする、請求項１に記載の方法。 - 前記第一組のスペーサの下にある前記中間層の複数部分を露出するステップは、前記第一組のスペーサを除去するステップを含む、
ことを特徴とする、請求項１に記載の方法。 - 前記第一組のスペーサを形成するステップは、前記レジスト層の残る複数部分の前記複数のサイドウォール上に複数の垂直なスペーサを形成するステップを含む、
ことを特徴とする、請求項１に記載の方法。 - 前記ターゲット層の前記複数部分を露出する前に、前記レジスト層の残っている複数部分を除去するステップを更に含む、
ことを特徴とする、請求項１に記載の方法。 - 前記中間層の複数部分を露出する前に、前記第一組のスペーサを除去するステップを更に含む、
ことを特徴とする、請求項１に記載の方法。 - 前記第二組のスペーサを形成するステップは、前記第一組のスペーサと同一の材料から前記第二組のスペーサを形成するステップを含む、
ことを特徴とする、請求項１に記載の方法。 - 前記ターゲット層の露出される複数部分内に複数の加工を形成するステップは、前記第一組のスペーサの厚さとほぼ等しいクリティカルディメンジョンを有する前記複数の加工を形成するステップを含む、
ことを特徴とする、請求項１に記載の方法。
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