JP5574679B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 67
- 238000004519 manufacturing process Methods 0.000 title claims description 52
- 238000000034 method Methods 0.000 claims description 82
- 238000000059 patterning Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 239000012528 membrane Substances 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 46
- 238000001020 plasma etching Methods 0.000 description 31
- 239000011229 interlayer Substances 0.000 description 21
- 238000000206 photolithography Methods 0.000 description 21
- 238000005229 chemical vapour deposition Methods 0.000 description 19
- 239000000463 material Substances 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 229920001187 thermosetting polymer Polymers 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000002253 acid Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 230000002378 acidificating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- -1 polymethylsiloxane Polymers 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
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- Engineering & Computer Science (AREA)
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Description
(半導体装置の製造方法)
図1A(a)〜図1F(k)は、本発明の第1の実施の形態に係る半導体装置の製造工程の一例を示す上面図であり、図2A(a)〜図2B(k)は、本発明の第1の実施の形態に係る半導体装置の製造工程の一例を示す断面図であり、図3A(a)〜図3B(k)は、本発明の第1の実施の形態に係る半導体装置の製造工程の一例を示す断面図である。図2A(a)〜図2B(i)は、図1A(a)〜図1E(i)に示すIIA(a)−IIA(a)線〜IIB(i)−IIB(i)線で切断した断面図にそれぞれ対応し、図3A(a)〜図3B(i)は、図1A(a)〜図1E(i)に示すIIIA(a)−IIIA(a)線〜IIIB(i)−IIIB(i)線で切断した断面図にそれぞれ対応する。また、図2B(j)及び図2B(k)は、図1E(i)のIIB(i)−IIB(i)線で切断した断面における図1E(i)の工程後の断面図に対応する。図3B(j)及び図3B(k)は、図1E(i)のIIIB(i)−IIIB(i)線で切断した断面における図1E(i)の工程後の断面図に対応する。
本発明の第1の実施の形態によれば、以下の効果が得られる。
(1)第2の膜14の端部141a、141bを第1の端部142a、142bと第2の端部143a、143bに分割するので、第2の膜14の端部141a、141bを分割しない場合と比べて、配線4a〜4fに接続するコンタクト32a〜32fの形成が容易となる。特に幅がhp/3となる配線4a、4c、4d、4fに接続するコンタクト32a、32c、32d、32fの形成が容易となる。
(2)端部141a、141bを分割するシュリンク処理後の開口200が、特に面積の小さい端部141bの線状部140bからの距離cが2hp/3以上となる位置に形成されるので、この距離cが2hp/3よりも短い場合と比べて、端部141bを分割した後の線状部140b側である第1の端部142bにおいてコンタクト300eを容易に形成することができる。
(3)第2の膜14の端部141a、141bを、第2のパターン18に形成した1つの開口200に基づいて分割することができるので、1つの開口に基づいて分割することができない場合と比べて、半導体装置の製造が容易となる。
以下に本発明の第2の実施の形態について説明する。なお、以下の各実施の形態において、第1の実施の形態と同じ機能及び構成を有する部分については、同じ符号を付し、その説明は省略する。
図4A(a)〜図4F(k)は、本発明の第2の実施の形態に係る半導体装置の製造工程の一例を示す上面図であり、図5A(a)〜図5B(k)は、本発明の第2の実施の形態に係る半導体装置の製造工程の一例を示す断面図である。図5A(a)〜図5B(i)は、図4A(a)〜図4E(i)に示すVA(a)−VA(a)線〜VB(i)−VB(i)線で切断した断面図にそれぞれ対応し、図5B(j)及び図5B(k)は、図4E(i)のVB(i)−VB(i)線で切断した断面における図4E(i)の工程後の断面図に対応する。なお、図4E(i)における第3のパターン26には、ハッチング処理を施している。
本発明の第2の実施の形態によれば、第1の実施の形態と比べてコンタクトのレイアウトに任意性をより持たせることができる。
以下に本発明の第3の実施の形態について説明する。第3の実施の形態は、線状部の長手方向に対して略直交方向に端部を分割する点で上記の第1及び第2の実施の形態と異なっている。
図6A(a)〜図6B(c)は、本発明の第3の実施の形態に係る半導体装置の製造工程の一例を示す上面図である。なお、第3の実施の形態に係る半導体装置の製造方法は、端部141a、141bの形状が第1の実施の形態の端部と異なることに起因する部分以外は、第1の実施の形態に係る半導体装置の製造方法と共通部分が多いので、第1の実施の形態における工程図を部分的に参照しながら説明する。
本発明の第3の実施の形態によれば、線状部140a、140bの長手方向に対して略平行方向に伸びる端部141a、141bであっても、線状部140a、140bの長手方向に対して略直交方向に端部141a、141bを分割することで、コンタクト32a〜32fを容易に形成することができる。
以下に本発明の第4の実施の形態について説明する。第4の実施の形態は、開口幅を細く加工する必要がない点で、上記の各実施の形態と異なっている。
図7A(a)〜図7F(k)は、本発明の第4の実施の形態に係る半導体装置の製造工程の一例を示す上面図である。
本発明の第1の実施の形態によれば、第1の開口180を4hp/3で形成するので、第1の開口180を露光解像限界未満の幅とする場合に比べて、工程数を減らすことができ、半導体装置の製造コストを抑制することができる。
Claims (5)
- 半導体基板上に第1の膜を形成し、形成した前記第1の膜上に第2の膜を形成する工程と、
形成した前記第2の膜を、複数の線状部とそれぞれの前記線状部の一端に形成された前記線状部よりも幅の広い端部とを有するパターンの形成及びこのパターンに対するスリミングにより、スリミングされた前記線状部と前記端部を有する第1のパターンへと加工する工程と、
前記第2の膜上に、前記第1のパターンの前記端部上を横断する第1の開口を有する第2のパターンを形成する工程と、
前記第2のパターンの前記第1の開口内に露出する前記第2の膜をエッチングし、前記端部を前記線状部の一端に残る端部と、前記線状部から分離された端部とに分割する工程と、
前記端部を分割する工程の後、前記第1及び第2の膜を覆うように第3の膜を形成し、前記第3の膜をエッチバックして前記第2の膜の側面に前記第3の膜からなる第1の側壁を形成する工程と、
前記第1乃至第3の膜を覆うように第4の膜を形成し、前記第4の膜をエッチバックして前記第1の側壁の側面に前記第4の膜からなる第2の側壁を、前記線状部の一端に残る端部及び前記線状部から分離された端部の周囲で連続した閉ループパターンとなるように形成する工程と、
側面に前記第2の側壁が形成された前記第1の側壁を除去して、前記第1の膜をパターニングするためのマスクとなる前記第2の膜及び前記第2の側壁を前記第1の膜上に残置させる工程と、
前記第2の側壁の閉ループパターン、又は前記第2の側壁をマスクとして前記第1の膜に形成された閉ループパターンを分割する工程と、
を含む半導体装置の製造方法。 - 前記第1のパターンは、前記線状部のライン幅とスペース幅が略1:1となるように形成したパターンを、前記線状部のライン幅が略1/3となるまでスリミングしたものである請求項1に記載の半導体装置の製造方法。
- 前記端部を分割する工程は、前記第2のパターン上及び前記第1の開口内に上層膜を形成し、前記第1の開口の幅を細く加工した後露出する前記第2の膜をエッチングする請求項2に記載の半導体装置の製造方法。
- 前記端部を分割する工程での前記第1の開口は、スリミングされた後の前記第1のパターンの前記線状部のライン幅の略4倍以下の開口幅で形成される請求項2又は3に記載の半導体装置の製造方法。
- 前記第3の膜からなる前記第1の側壁、及び前記第4の膜からなる前記第2の側壁は、前記第3及び第4の膜の膜厚を、スリミングされた後の前記第1のパターンの前記線状部のライン幅と実質的に等しくして形成される請求項2〜4のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009261795A JP5574679B2 (ja) | 2009-11-17 | 2009-11-17 | 半導体装置の製造方法 |
TW099128115A TWI414002B (zh) | 2009-11-17 | 2010-08-23 | Semiconductor device manufacturing method |
KR1020100086451A KR101202879B1 (ko) | 2009-11-17 | 2010-09-03 | 반도체 장치의 제조 방법 |
US12/881,283 US8003544B2 (en) | 2009-11-17 | 2010-09-14 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009261795A JP5574679B2 (ja) | 2009-11-17 | 2009-11-17 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011108812A JP2011108812A (ja) | 2011-06-02 |
JP5574679B2 true JP5574679B2 (ja) | 2014-08-20 |
Family
ID=44011596
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009261795A Expired - Fee Related JP5574679B2 (ja) | 2009-11-17 | 2009-11-17 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8003544B2 (ja) |
JP (1) | JP5574679B2 (ja) |
KR (1) | KR101202879B1 (ja) |
TW (1) | TWI414002B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101736983B1 (ko) * | 2010-06-28 | 2017-05-18 | 삼성전자 주식회사 | 반도체 소자 및 반도체 소자의 패턴 형성 방법 |
JP2013143398A (ja) | 2012-01-06 | 2013-07-22 | Toshiba Corp | 半導体装置の製造方法 |
JP2013197266A (ja) * | 2012-03-19 | 2013-09-30 | Toshiba Corp | 半導体装置およびその製造方法 |
DE112014001882T5 (de) | 2013-04-09 | 2015-12-24 | Ps4 Luxco S.A.R.L. | Halbleitervorrichtung |
US9153535B1 (en) * | 2014-10-24 | 2015-10-06 | Macronix International Co., Ltd. | Line layout and method of spacer self-aligned quadruple patterning for the same |
US9847339B2 (en) * | 2016-04-12 | 2017-12-19 | Macronix International Co., Ltd. | Self-aligned multiple patterning semiconductor device fabrication |
US10319629B1 (en) * | 2018-05-08 | 2019-06-11 | International Business Machines Corporation | Skip via for metal interconnects |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0855920A (ja) * | 1994-08-15 | 1996-02-27 | Toshiba Corp | 半導体装置の製造方法 |
US7129559B2 (en) * | 2004-04-09 | 2006-10-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage semiconductor device utilizing a deep trench structure |
JP4679193B2 (ja) * | 2005-03-22 | 2011-04-27 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
TWI282143B (en) * | 2005-09-26 | 2007-06-01 | United Microelectronics Corp | Method of fabricating silicone nitride layer and method of fabricating semiconductor device |
US7495294B2 (en) * | 2005-12-21 | 2009-02-24 | Sandisk Corporation | Flash devices with shared word lines |
JP4171032B2 (ja) * | 2006-06-16 | 2008-10-22 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP4909735B2 (ja) * | 2006-06-27 | 2012-04-04 | 株式会社東芝 | 不揮発性半導体メモリ |
US8852851B2 (en) * | 2006-07-10 | 2014-10-07 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
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KR100948464B1 (ko) | 2007-12-28 | 2010-03-17 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
-
2009
- 2009-11-17 JP JP2009261795A patent/JP5574679B2/ja not_active Expired - Fee Related
-
2010
- 2010-08-23 TW TW099128115A patent/TWI414002B/zh not_active IP Right Cessation
- 2010-09-03 KR KR1020100086451A patent/KR101202879B1/ko not_active IP Right Cessation
- 2010-09-14 US US12/881,283 patent/US8003544B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011108812A (ja) | 2011-06-02 |
KR101202879B1 (ko) | 2012-11-19 |
TW201125019A (en) | 2011-07-16 |
US8003544B2 (en) | 2011-08-23 |
US20110117745A1 (en) | 2011-05-19 |
KR20110055370A (ko) | 2011-05-25 |
TWI414002B (zh) | 2013-11-01 |
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