JP2007149773A

JP2007149773A - 半導体装置の製造方法

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Publication number: JP2007149773A
Application number: JP2005339135A
Authority: JP
Inventors: Kazuto Mogami; 和人最上
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2005-11-24
Filing date: 2005-11-24
Publication date: 2007-06-14

Abstract

【課題】導電体と電気的に接続される配線パターンを備えた半導体装置の製造方法に関し、接続孔の形状ばらつきを抑制すると共に、製造コストを低減することのできる半導体装置の製造方法を提供する。
【解決手段】第１の開口部を有するレジスト膜２４をマスクとする異方性ドライエッチングにより、絶縁膜１３に凹部を形成し、その後、第１の開口部の側壁を形成するレジスト膜２４を後退させて、第１の開口部よりも直径の大きい第２の開口部２７を形成し、続いて、第２の開口部２７が形成されたレジスト膜２４をマスクとする異方性ドライエッチングにより、拡散層が露出するまで絶縁膜１３をエッチングして、接続孔を形成する。
【選択図】図５

Description

本発明は、半導体装置の製造方法に係り、特に導電体と電気的に接続される配線パターンを備えた半導体装置の製造方法に関する。

一般的に、半導体装置は、複数の絶縁膜及び配線パターンが積層された多層配線構造体を有する。配線パターンは、絶縁膜に形成された接続孔を充填するよう絶縁膜上に設けられており、絶縁膜に覆われた導電体と電気的に接続される。

配線パターンは、接続孔を充填するよう絶縁膜上にＡｌ等の配線材をスパッタし、配線材をエッチングによりパターニングすることで形成する。配線パターンを形成する場合、配線パターンが断線しないように配線材を接続孔から絶縁膜上に亘って、ステップカバレッジが良好となるように形成することが重要となる。配線材のステップカバレッジを向上させた半導体装置としては、例えば、図１２に示す半導体装置１００がある。

図１２は、従来の半導体装置の断面図である。

図１２を参照するに、半導体装置１００は、導電体１０１と、絶縁膜１０２と、接続孔１０３と、配線パターン１０５とを有する。接続孔１０３は、絶縁膜１０２に形成されており、内孔１０３Ｂと、凹部１０３Ｃとを有する。内孔１０３Ｂは、導電体１０１側に配置されており、導電体１０１の上面１０１Ａを露出している。凹部１０３Ｃは、絶縁膜１０２の上面１０２Ａ側に設けられており、内孔１０３Ｂと一体的に構成されている。凹部１０３Ｃは、絶縁膜１０２の上面１０２Ａに向かうにつれて幅が広くなるような形状とされている。

このような形状の接続孔１０３を設けることにより、接続孔１０３と絶縁膜１０２の上面１０２Ａとの境界部分が面取りされるため、配線材のステップカバレッジを向上させることができる。

配線パターン１０５は、ビア部１０５Ａと、配線部１０５Ｂとを有する。ビア部１０５Ａは、接続孔１０３に設けられており、導電体１０１と電気的に接続されている。配線部１０５Ｂは、絶縁膜１０２上に設けられている。配線部１０５Ｂは、ビア部１０５Ａと一体的に構成されている。

図１３〜図１８は、従来の半導体装置の製造工程を示す図である。図１３〜図１８において、図１２に示した半導体装置１００と同一構成部分には同一符号を付す。

図１３〜図１８を参照して、半導体装置１００の製造方法について説明する。

始めに、図１３に示す工程では、導電体１０１上に絶縁膜１０２を形成し、続いて、絶縁膜１０２上に開口部１０６Ａを有したレジスト膜１０６を形成する。開口部１０６Ａは、内孔１０３Ｂの形成位置に対応しており、その直径は内孔１０３Ｂの直径と略等しい。

次いで、図１４に示す工程では、レジスト膜１０６をマスクとする異方性エッチングにより、凹部１０３Ａを形成する。異方性エッチングとしては、ドライエッチングを用いる。

次いで、図１５に示す工程では、レジスト膜１０６をマスクとする等方性エッチングにより、絶縁膜１２をサイドエッチング（図１５に示すＡの部分）して、凹部１０３Ａを絶縁膜１０２の上面１０２Ａに向かうにつれて幅が広くなるような凹部１０３Ｃに変形させる。等方性エッチングとしては、ドライエッチングまたはウエットエッチングを用いる。

次いで、図１６に示す工程では、レジスト膜１０６をマスクとする異方性エッチングにより、凹部１０３Ｃと導電体１０１の間に位置する絶縁膜１０２に導電体１０１を露出する内孔１０３Ｂを形成する。これにより、内孔１０３Ｂ及び凹部１０３Ｃからなる接続孔１０３が形成される。異方性エッチングとしては、ドライエッチングを用いる。

次いで、図１７に示す工程では、レジスト膜１０６を除去する。次いで、図１８に示す工程では、図１７に示した構造体上に、スパッタ法によりＡｌ合金等の配線材を成膜し、その後、配線材上にパターニングされたレジスト膜を形成し、このレジスト膜をマスクとするドライエッチングにより配線パターン１０５を形成する。これにより、半導体装置１００が製造される（例えば、特許文献１参照。）。
特開平５−２５９２９４号公報

先に説明したように、半導体装置１００では、接続孔１０３を異方性エッチングと等方性エッチングとの組み合わせにより形成する。

しかしながら、上記接続孔の形成方法では、２台のエッチング装置（具体的には、異方性エッチング装置と等方性エッチング装置）を用いる必要があるため、半導体装置１００の製造コストが増加してしまうという問題があった。

また、凹部１０３Ｃを形成する際、ドライエッチングまたはウエットエッチングにより絶縁膜１０２をサイドエッチングをしているが、サイドエッチング量（図１３に示すＡの部分）を精度良く制御することは非常に困難なため、接続孔１０３の形状がばらついてしまうという問題があった。例えば、接続孔１０３が密集する領域において、凹部１０３Ｃの形状が所望の形状よりも大きくなった場合には、接続孔１０３の凹部１０３Ｃが隣り合う他の接続孔１０３の凹部１０３Ｃと接続されてしまうという問題があった。

そこで、本発明は上記の点に鑑みてなされたものであり、接続孔の形状ばらつきを抑制すると共に、製造コストを低減することのできる半導体装置の製造方法を提供することを目的とする。

本発明の一観点によれば、導電体（１１）上に設けられ、接続孔（１５）を有する絶縁膜（１３）と、前記接続孔（１５）と前記絶縁膜（１３）上とに設けられ、前記導電体（１１）と電気的に接続された配線パターン（１６）と、を備えた半導体装置（１０）の製造方法であって、前記絶縁膜（１３）上に該絶縁膜（１３）を露出する第１の開口部（２４Ａ）を有したレジスト膜（２４）を形成するレジスト膜形成工程と、前記レジスト膜（２４）をマスクとする異方性ドライエッチングにより、前記絶縁膜（１３）に凹部（２５）を形成する凹部形成工程と、前記凹部形成工程後に、前記第１の開口部（２４Ａ）の側壁（２４Ｂ）を形成する前記レジスト膜（２４）を後退させて、前記第１の開口部（２４Ａ）よりも直径の大きい第２の開口部（２７）を形成する第２の開口部形成工程と、前記第２の開口部（２７）が形成された前記レジスト膜（２４）をマスクとする異方性ドライエッチングにより、前記導電体（１１）が露出するまで前記絶縁膜（１３）をエッチングして、前記接続孔（１５）を形成する接続孔形成工程と、前記配線パターン（１６）を形成する配線パターン形成工程とを含むことを特徴とする半導体装置（１０）の製造方法が提供される。

本発明によれば、第１の開口部（２４Ａ）を有したレジスト膜（２４）をマスクとする異方性ドライエッチングにより、絶縁膜（１３）に凹部（２５）を形成し、その後、第１の開口部（２４Ａ）の側壁（２４Ｂ）を形成するレジスト膜（２４）を後退させて、第１の開口部（２４Ａ）よりも直径の大きい第２の開口部（２７）を形成し、続いて、第２の開口部（２７）が形成されたレジスト膜（２４）をマスクとする異方性ドライエッチングにより、導電体（１１）が露出するまで絶縁膜（１３）をエッチングして、接続孔（１５）を形成することにより、１台の異方性ドライエッチング装置で接続孔（１５）を形成することが可能となるため、半導体装置（１０）の製造コストを低減することができる。

また、接続孔（１５）を形成する際、サイドエッチングを行わないため、接続孔（１５）の形状ばらつきを抑制することができる。

尚、上記参照符号は、あくまでも参考であり、これによって、本願発明が図示の態様に限定されるものではない。

本発明は、接続孔の形状ばらつきを抑制すると共に、半導体装置の製造コストを低減することができる。

次に、図面に基づいて本発明の実施の形態を説明する。

（実施の形態）
図１は、本発明の実施の形態に係る半導体装置の断面図である。

図１を参照するに、半導体装置１０は、半導体基板１１と、導電体である拡散層１２と、絶縁膜１３，１８と、接続孔１５，１９と、配線パターン１６，２１とを有する。

半導体基板１１としては、例えば、Ｓｉ基板やＧａ−Ａｓ基板等を用いることができる。拡散層１２は、半導体基板１１の上面１１Ａ側に設けられている。拡散層１２の上面は、半導体基板１１の上面１１と略面一とされている。絶縁膜１３は、半導体基板１１の上面１１Ａ及び拡散層１２上を覆うように設けられている。絶縁膜１３としては、例えば、ＣＶＤ法により形成された酸化膜を用いることができる。絶縁膜１３の厚さＭ１は、目的に応じて適宜選択されるが、例えば、０．６μｍ〜１．２μｍとすることができる。

絶縁膜１３は、拡散層１２を露出する接続孔１５を有する。接続孔１５は、配線パターン１６のビア部１６Ａを配設するためのものである。接続孔１５は、内孔１５Ａと、凹部１５Ｂとを有する。内孔１５Ａは、半導体基板１１の上面１１Ａ側に位置する絶縁膜１３に設けられている。内孔１５Ａは、拡散層１２を露出している。内孔１５Ａの直径Ｒ１は、例えば、０．５μｍ〜１．０μｍとすることができる。

凹部１５Ｂは、絶縁層１３の上面１３Ａ側に位置する絶縁膜１３に設けられている。凹部１５Ｂは、内孔１５Ａの上方に配置されており、内孔１５Ａと一体的に構成されている。凹部１５Ｂは、凹部１５Ｂの下端から凹部１５Ｂの上端に向かうにつれて、幅広となるような形状とされている。凹部１５Ｂの下端の直径は、内孔１５Ａの直径Ｒ１と略等しく、凹部１５Ｂの上端の直径Ｒ２は、内孔１５Ａの直径Ｒ１よりも大きい。内孔１５Ａの直径Ｒ１が０．６μｍの場合、凹部１５Ｂの上端の直径Ｒ２は、例えば、０．８μｍ〜１．２μｍとすることができる。

凹部１５Ｂの下端と内孔１５Ａとの境界部分Ｂ、及び凹部１５Ｂの上端と絶縁膜１３の上面１３Ａとの境界部分Ｃは、面取りされており、滑らかな曲面とされている。

このように、凹部１５Ｂの境界部分Ｂ，Ｃを滑らかな曲面形状とすることにより、接続孔１５と絶縁膜１３上とに成膜される配線材のステップカバレッジを向上させて、配線パターン１６の断線を抑制することができる。

接続孔１５が密集して形成されている場合、凹部１５Ｂの深さＤ１は、例えば、絶縁膜１３の厚さＭ１の１／４〜１／２程度とすることができる。また、接続孔１５が密集して形成されていない場合、凹部１５Ｂの深さＤ１は、例えば、絶縁膜１３の厚さＭ１の１／２〜３／４程度とすることができる。

配線パターン１６は、接続孔１５と絶縁膜１３上とに設けられている。配線パターン１６は、ビア部１６Ａと、配線部１６Ｂとを有する。ビア部１６Ａは、接続孔１５に配設されており、拡散層１２と電気的に接続されている。配線部１６Ｂは、ビア部１６Ａの形成位置に対応する絶縁膜１３上に設けられている。配線部１６Ｂは、ビア部１６Ａと一体的に構成されている。配線パターン１６は、例えば、接続孔１５が形成された絶縁膜１３上にスパッタ法により配線材を成膜し、次いで、配線材上に配線パターン１６の形状に対応するレジスト膜を形成し、このレジスト膜をマスクとするドライエッチングにより配線材をエッチングして形成する。配線材の材料としては、ＡｌやＡｌ−Ｃｕ−Ｓｉ等を用いることができる。

絶縁膜１８は、配線パターン１６を覆うように絶縁膜１３上に設けられている。絶縁膜１８としては、例えば、ＣＶＤ法により形成された酸化膜を用いることができる。配線部１６Ｂ上における絶縁膜１８の厚さＭ２は、目的に応じて適宜選択されるが、例えば、０．８μｍ〜１．３μｍとすることができる。

絶縁膜１８は、配線部１６Ｂを露出する接続孔１９を有する。接続孔１９は、配線パターン２１のビア部２１Ａを配設するためのものである。接続孔１９は、内孔１９Ａと、凹部１９Ｂとを有する。内孔１９Ａは、配線部１６Ｂ側に位置する絶縁膜１８に設けられている。内孔１９Ａは、配線部１６Ｂの上面を露出している。内孔１９Ａの直径は、内孔１５Ａの直径Ｒ１と略等しくなるように構成されている。

凹部１９Ｂは、絶縁層１８の上面１８Ａ側に位置する絶縁膜１８に設けられている。凹部１９Ｂは、内孔１９Ａの上方に配置されており、内孔１９Ａと一体的に構成されている。凹部１９Ｂは、凹部１９Ｂの下端から凹部１９Ｂの上端に向かうにつれて、幅広となるような形状とされている。凹部１９Ｂの形状は、先に説明した凹部１５Ｂの形状と略等しい。内孔１９Ａの直径が０．６μｍの場合、凹部１９Ｂの上端の直径は、例えば、０．８μｍ〜１．２μｍとすることができる。

また、凹部１９Ｂの下端と内孔１９Ａとの境界部分Ｄ、及び凹部１９Ｂの上端と絶縁膜１８の上面１８Ａとの境界部分Ｅは、面取りされており、滑らかな曲面とされている。

このように、凹部１９Ｂの境界部分Ｄ，Ｅを滑らかな曲面形状とすることにより、接続孔１９と絶縁膜１８上とに成膜される配線材のステップカバレッジを向上させて、配線パターン２１の断線を抑制することができる。

接続孔１９が密集して形成されている場合、凹部１９Ｂの深さＤ２は、例えば、絶縁膜１８の厚さＭ２の１／４〜１／２程度とすることができる。また、接続孔１９が密集して形成されていない場合、凹部１９Ｂの深さＤ２は、例えば、絶縁膜１８の厚さＭ２の１／２〜３／４程度とすることができる。

配線パターン２１は、絶縁膜１８上と接続孔１９とに設けられている。配線パターン２１は、ビア部２１Ａと、配線部２１Ｂとを有する。ビア部２１Ａは、接続孔１９に配設されており、配線部１６Ｂと電気的に接続されている。配線部２１Ｂは、ビア部２１Ａの形成位置に対応する絶縁膜１８上に設けられている。配線部２１Ｂは、ビア部２１Ａと一体的に構成されている。配線パターン２１は、例えば、接続孔１９が形成された絶縁膜１８上にスパッタ法により配線材を成膜し、次いで、配線材上に配線パターン２１の形状に対応するレジスト膜を形成し、このレジスト膜をマスクとするドライエッチングにより配線材をエッチングして形成する。配線材の材料としては、ＡｌやＡｌ−Ｃｕ−Ｓｉ等を用いることができる。

図２〜図１１は、本発明の実施の形態に係る半導体装置の製造工程を示す図である。図２〜図１１において、本発明の実施の形態に係る半導体装置１０と同一構成部分には同一符号を付す。

図２〜図１１を参照して、本発明の実施の形態に係る半導体装置１０の製造方法について説明する。

始めに、図２に示す工程では、導電体である半導体基板１１に拡散層１２を形成し、次いで、半導体基板１１及び拡散層１２上を覆うように絶縁膜１３を形成する。半導体基板１１としては、例えば、Ｓｉ基板やＧａ−Ａｓ基板を用いることができる。酸化膜は、例えば、ＣＶＤ法により形成することができる。絶縁膜１３としては、例えば、酸化膜を用いる。また、絶縁膜１３の厚さは、例えば、０．６μｍ〜１．２μｍとすることができる。

次いで、図３に示す工程では、絶縁膜１３上に第１の開口部２４Ａを有したレジスト膜２４を形成する（レジスト膜形成工程）。第１の開口部２４Ａは、接続孔１５の形成位置に対応する絶縁膜１３の上面１３Ａを露出している。第１の開口部２４Ａの直径Ｒ３は、内孔１５Ａの直径Ｒ１と略等しい。

次いで、図４に示す工程では、第１の開口部２４Ａを有したレジスト膜２４をマスクとする異方性ドライエッチングにより、絶縁膜１３に凹部２５を形成する（凹部形成工程）。

凹部２５の深さＤ３は、先に説明した凹部１５Ｂの深さＤ１（図１参照）よりも小さくする。具体的には、凹部２５の深さＤ３は、接続孔１５が密集して形成されている場合、例えば、絶縁膜１３の厚さＭ１の１／４〜１／２程度とすることができる。また、接続孔１５が密集して形成されていない場合、凹部２５の深さＤ３は、例えば、絶縁膜１３の厚さＭ１の１／２〜３／４程度とすることができる。

凹部２５を形成する際の異方性ドライエッチング処理は、例えば、反応性イオンエッチング（ＲＩＥ）装置を用いることができる。また、異方性ドライエッチングする際の処理ガスとしては、例えば、ＣＨＦ３、ＣＦ４、及びＡｒ（希釈ガス）を用いることができる。

次いで、図５に示す工程では、第１の開口部２４Ａの側壁２４Ｂを形成するレジスト膜２４を後退させて、第２の開口部２７を形成する（第２の開口部形成工程）。このレジスト膜２４の後退により、絶縁膜１３の上面１３Ａの一部は、レジスト膜２４から露出される。レジスト膜２４の後退量Ｆは、例えば、凹部２５の直径Ｒ４の１／４〜１／２程度とすることができる。第２の開口部２７の直径Ｒ５は、凹部２５の直径Ｒ４よりも大きい（Ｒ５＝Ｒ４＋２Ｆ）。レジスト膜２４の後退には、酸素プラズマによるアッシングを用いることができる。

また、このアッシングを異方性ドライエッチングの処理室にてエッチングガスからＯ₂ガスに切り替え、酸素プラズマによるアッシングを行なうことにより、凹部形成工程と第２の開口部形成工程とを連続して行なうことも可能である。このときの処理ガスはＯ₂ガスを主とし、処理温度を下げるためにＣＨＦ₃、ＣＦ₄等のＦを含むガスの添加も可能である。また、異方性ドライエッチング装置に付属される後処理装置を使用することも可能である。このように凹部形成工程、レジスト膜の後退、及び第２の開口部形成工程を連続して行なうことにより、半導体装置１０の生産性を向上させることができ、製造コストを低減することができる。

次いで、図６に示す工程では、第２の開口部２７を有するレジスト膜２４をマスクとする異方性ドライエッチングにより、拡散層１２が露出するまで絶縁膜１３をエッチングして内孔１５Ａ及び凹部１５Ｂからなる接続孔１５を形成する（接続孔形成工程）。この際の処理ガスとしては、例えば、ＣＨＦ₃、ＣＦ₄、及びＡｒ（希釈ガス）を用いることができる。

凹部１５Ｂの深さＤ１は、凹部２５の深さＤ３（図４参照）よりも大きい。具体的には、接続孔１５が密集して形成されている場合、凹部１５Ｂの深さＤ１は、例えば、絶縁膜１３の厚さＭ１の１／４〜１／２程度とすることができる。また、接続孔１５が密集して形成されていない場合、凹部１５Ｂの深さＤ１は、例えば、絶縁膜１３の厚さＭ１の１／２〜３／４程度とすることができる。

この異方性ドライエッチングにより、凹部１５Ｂの下端と内孔１５Ａとの境界部分Ｂ、及び凹部１５Ｂの上端と絶縁膜１３の上面１３Ａとの境界部分Ｃが面取りされ、滑らかな曲面となるため、接続孔１５と絶縁膜１３の上面１３Ａとに成膜される配線材のステップカバレッジが向上するので、配線パターン１６の断線を抑制することができる。

また、上記説明したように、第１の開口部２４Ａを有するレジスト膜２４をマスクとする異方性ドライエッチングにより、絶縁膜１３に凹部２５を形成し、次いで、第１の開口部２４Ａよりも直径の大きい第２の開口部２７を形成し、その後、第２の開口部２７が形成されたレジスト膜２４をマスクとする異方性ドライエッチングにより、絶縁膜１３をエッチングして接続孔１５を形成することにより、１台の異方性ドライエッチング装置により接続孔１５を形成することが可能となるため、半導体装置１０の製造コストを低減することができる。

さらに、接続孔１５を形成する際、サイドエッチングを行わないため、接続孔１５の形状ばらつきを抑制することができる。

次いで、図７に示す工程では、第２の開口部２７を有したレジスト膜２４を除去する。次いで、図８に示す工程では、接続孔１５を充填すると共に、絶縁膜１３の上面１３Ａを覆うように配線材２８を形成し、次いで、配線部１６Ｂの形状に対応するレジスト膜３１を形成する。配線材２８の材料としては、例えば、ＡｌやＡｌ−Ｃｕ−Ｓｉ等を用いることができる。配線材２８は、例えば、真空蒸着法、ＣＶＤ法、スパッタ法等により形成することができる。

次いで、図９に示す工程では、レジスト膜３１をマスクとするドライエッチングにより、配線材２８をエッチングして、ビア部１６Ａ及び配線部１６Ｂよりなる配線パターン１６を形成する（配線パターン形成工程）。

次いで、図１０に示す工程では、レジスト膜３１を除去する。次いで、図１１に示す工程では、先に説明した図２〜図１０に示す工程と同様な手法により、図１０に示した構造体上に、接続孔１９を有した絶縁膜１８と、ビア部２１Ａ及び配線部２１Ｂよりなる配線パターン２１とを形成する。これにより、半導体装置１０が製造される。

本実施の形態の半導体装置の製造方法によれば、第１の開口部２４Ａを有するレジスト膜２４をマスクとする異方性ドライエッチングにより、絶縁膜１３に凹部２５を形成し、次いで、レジスト膜２４に第１の開口部２４Ａよりも直径の大きい第２の開口部２７を形成し、続いて、第２の開口部２７が形成されたレジスト膜２４をマスクとする異方性ドライエッチングにより、絶縁膜１３をエッチングして接続孔１５を形成することにより、１台の異方性ドライエッチング装置で接続孔１５を形成することが可能となるため、半導体装置１０の製造コストを低減することができる。

また、接続孔１５を形成する際、サイドエッチングを行わないため、接続孔１５の形状ばらつきを抑制することができる。

以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

例えば、本実施の形態では、２層配線構造の半導体装置１０を例に挙げて説明したが、本発明は、３層以上の多層配線構造を有する半導体装置にも適用可能である。

また、本発明は、半導体基板上にゲートを形成し、ゲートを覆う絶縁膜にゲートと電気的に接続されるように配線パターンを形成する場合にも適用可能である。

本発明は、接続孔の形状ばらつきを抑制すると共に、製造コストを低減することができる半導体装置の製造方法に適用可能である。

本発明の実施の形態に係る半導体装置の断面図である。本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）である。本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）である。本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）である。本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）である。本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）である。本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）である。本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）である。本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）である。本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）である。本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）である。従来の半導体装置の断面図である。従来の半導体装置の製造工程を示す図（その１）である。従来の半導体装置の製造工程を示す図（その２）である。従来の半導体装置の製造工程を示す図（その３）である。従来の半導体装置の製造工程を示す図（その４）である。従来の半導体装置の製造工程を示す図（その５）である。従来の半導体装置の製造工程を示す図（その６）である。

符号の説明

１０半導体装置
１１半導体基板
１１Ａ，１３Ａ，１８Ａ上面
１２拡散層
１３，１８絶縁膜
１５，１９接続孔
１５Ａ，１９Ａ内孔
１５Ｂ，１９Ｂ，２５凹部
１６，２１配線パターン
１６Ａ，２１Ａビア部
１６Ｂ，２１Ｂ配線部
２４，３１レジスト膜
２４Ａ第１の開口部
２４Ｂ側壁
２７第２の開口部
２８配線材
Ｍ１，Ｍ２厚さ
Ｄ１〜Ｄ３深さ
Ｂ〜Ｅ境界部分
Ｆ後退量
Ｒ１〜Ｒ５直径

Claims

導電体上に設けられ、接続孔を有する絶縁膜と、前記接続孔と前記絶縁膜上とに設けられ、前記導電体と電気的に接続された配線パターンと、を備えた半導体装置の製造方法であって、
前記絶縁膜上に該絶縁膜を露出する第１の開口部を有したレジスト膜を形成するレジスト膜形成工程と、
前記レジスト膜をマスクとする異方性ドライエッチングにより、前記絶縁膜に凹部を形成する凹部形成工程と、
前記凹部形成工程後に、前記第１の開口部の側壁を形成する前記レジスト膜を後退させて、前記第１の開口部よりも直径の大きい第２の開口部を形成する第２の開口部形成工程と、
前記第２の開口部が形成された前記レジスト膜をマスクとする異方性ドライエッチングにより、前記導電体が露出するまで前記絶縁膜をエッチングして、前記接続孔を形成する接続孔形成工程と、
前記配線パターンを形成する配線パターン形成工程とを含むことを特徴とする半導体装置の製造方法。
前記第２の開口部形成工程において、前記レジスト膜の後退は、酸素プラズマによるアッシングにより行なうことを特徴とする請求項１記載の半導体装置の製造方法。
前記絶縁膜上には、複数の絶縁膜及び配線パターンが積層されており、
前記複数の配線パターンは、前記レジスト膜形成工程、凹部形成工程、第２の開口部形成工程、接続孔形成工程、及び配線パターン形成工程により形成することを特徴とする請求項１または２記載の半導体装置の製造方法。