JP2007096214A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2007096214A JP2007096214A JP2005286728A JP2005286728A JP2007096214A JP 2007096214 A JP2007096214 A JP 2007096214A JP 2005286728 A JP2005286728 A JP 2005286728A JP 2005286728 A JP2005286728 A JP 2005286728A JP 2007096214 A JP2007096214 A JP 2007096214A
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- gas
- etching
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000007789 gas Substances 0.000 claims abstract description 58
- 238000005530 etching Methods 0.000 claims abstract description 53
- 230000008021 deposition Effects 0.000 claims abstract description 45
- 238000001312 dry etching Methods 0.000 claims abstract description 25
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 6
- 125000004435 hydrogen atom Chemical group [H]* 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 abstract description 18
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052756 noble gas Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 85
- 239000010410 layer Substances 0.000 description 23
- 239000003990 capacitor Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- -1 H 2 Chemical compound 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1005—Formation and after-treatment of dielectrics
- H01L2221/1052—Formation of thin functional dielectric layers
- H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】上部の径が大きく、下部の径が小さなコンタクトを形成する際に行う絶縁膜の異方性ドライエッチングを、フォトレジスト膜との選択性が高く且つエッチストップを生ずることなくエッチングする、半導体装置の製造方法を提供する。
【解決手段】カーボンリッチなガスとO2及び希ガスとを含むエッチングガスを用い、層間絶縁膜20の途中までを選択的にエッチングして上部の大径コンタクト孔を形成する第1の異方性エッチング工程と、水素ガスを含むガスを用いて上部コンタクト孔にデポジション膜を堆積するデポジション工程と、O2を含むガスを用いコンタクト孔の底部のデポジション膜を選択的に除去する第2の異方性エッチング工程と、第1の異方性エッチング工程と同じガスを用い、層間絶縁膜20の残りの部分をエッチングして、下部の小径コンタクト孔を形成する第3の異方性エッチング工程とを有する。
【選択図】図1
【解決手段】カーボンリッチなガスとO2及び希ガスとを含むエッチングガスを用い、層間絶縁膜20の途中までを選択的にエッチングして上部の大径コンタクト孔を形成する第1の異方性エッチング工程と、水素ガスを含むガスを用いて上部コンタクト孔にデポジション膜を堆積するデポジション工程と、O2を含むガスを用いコンタクト孔の底部のデポジション膜を選択的に除去する第2の異方性エッチング工程と、第1の異方性エッチング工程と同じガスを用い、層間絶縁膜20の残りの部分をエッチングして、下部の小径コンタクト孔を形成する第3の異方性エッチング工程とを有する。
【選択図】図1
Description
本発明は、半導体装置の製造方法に関し、更に詳しくは、半導体装置の製造に際し、配線と配線の間の間隙を通して、下層のコンタクトプラグに開口するコンタクトホール(コンタクト孔)を開口する際に好適に使用される、半導体装置の製造方法に関する。
一般にDRAM等の半導体装置では、導電膜で形成した下層のコンタクト(コンタクトプラグ)の頂部に開口するコンタクト孔を層間絶縁膜中に形成する際に、異方性ドライエッチングが用いられている。このエッチング工程で形成されるコンタクト孔では、上層の配線と接続するためのマージンを確保するために、コンタクト上部では大きな径とし、且つ、コンタクト下部では、下層の配線層の配線と配線の間の間隙を通すために、寸法上の要請から小さな径とする、2段構造のコンタクト孔として形成されることがある。
上部のコンタクト径を大きくし、下部のコンタクト径を狭めた形状を有するコンタクトを形成する方法は、例えば特許文献1に記載されている。図6及び図7は、特許文献1に記載された半導体装置の製造プロセスを工程順に示している。この技術では、まず、半導体基板31上に図示しないSiO2膜を形成し、次いで、図6(a)に示すように、その上にPSGから成る層間絶縁膜32を形成し、更にその上にフォトレジスト膜から成るマスクパターン33を形成する。次いで、同図(b)に示すように、マスクパターン33をエッチングマスクとして、CF4ガスを含むエッチングガスを用いた異方性ドライエッチングにより、層間絶縁膜32の所定深さまで達する上部コンタクト孔35を形成する。次いで、ガス圧を上げ、導入するガス流量を増やし、且つ、印加電力を下げることによって、先のエッチング条件をデポジション条件に変更し、上部コンタクト孔35の内部及びマスクパターン33の表面を含む全面に、カーボン及び水素を含むデポジション膜34を堆積する。
次いで、先の異方性ドライエッチングと同じプロセス条件を用い、第2の異方性ドライエッチングを行い、図7(d)に示すように、デポジション膜34、及び、先に形成した上部コンタクト孔35の底部に残る層間絶縁膜32の部分をエッチングし、上部コンタクト孔35の側壁上に残るデポジション膜34の内壁と同じ径の下部コンタクト孔36を形成する。次いで、上部コンタクト孔35の側壁上に残るデポジション膜34と、層間絶縁膜32の上部に残るマスクパターン33とを除去することにより、図7(e)に示す、大きな径の上部コンタクト孔と、小さな径の下部コンタクト孔とを有する2段構造のコンタクト孔が層間絶縁膜32中に形成される。
上記特許文献1に記載の技術では、大きな径の上部コンタクト孔の内部をデポジション膜で覆い、そのデポジション膜の側壁部分をマスクとして、底部のデポジション膜及びその下側の層間絶縁膜をエッチングして、径が小さな下部コンタクト孔を形成している。その後に、デポジション膜の側壁部分を除去することで、最終的に、径が大きな上部コンタクト部分と、径が小さな下部コンタクト部分とを有する2段構造のコンタクト孔を形成している。
上部コンタクト孔の径を大きくし、且つ、下層の配線層の配線と配線との間の間隙を通すために、下部コンタクト孔の径を狭めた形状を有するコンタクト孔を形成する方法は、特許文献2に記載されている。この技術では、コンタクトの上部と下部とで異なるテーパー角を持つ2段テーパー形状を有するコンタクトを形成している。図8及び図9は、特許文献2に記載された製造プロセスを示す。まず、図8(a)に示すように、半導体基板41上に導電性物質層42を堆積し、その上にフォトレジスト膜から成る第1のマスクパターン43を形成する。次いで、同図(b)に示すように、第1のマスクパターン43をマスクとして、導電性物質層42をパターニングして下部配線42aを形成する。
次いで、同図(c)に示すように、下部配線42aを覆って全面に平坦化用絶縁層44を堆積する。平坦化用絶縁層44上にフォトレジスト膜から成る第2のマスクパターン45を形成し(図9(d))、この第2のマスクパターン45をマスクとし、エッチングガスとしてCHF3、C2HF5、及び、C4F8を含むガスを用い、平坦化用絶縁層44をエッチングし、その内部にコンタクト孔46を形成する(図9(e))。このエッチングに際しては、ガスの混合比などを調整することで、図9(e)に示すように、2段形状で、且つ、上段及び下段でテーパー角が異なるコンタクト孔46を形成する。最後に第2のマスクパターン45を除去することで、同図(f)に示す、大きな上部径と小さな下部径とを有し、且つ、双方のテーパー角が異なる2段形状のコンタクト孔46が得られる。
特許文献2に記載の方法によれば、デポジション工程を設けることなく、1回のエッチングで、コンタクト径が異なるコンタクト孔が形成できる利点がある。このため、寸法に余裕がある上部部分では径を大きく、途中からは、配線と配線の間を通すために径を狭めた下部部分を有する、2段形状でテーパー状のコンタクト孔の形成が可能である。
特開平4−125925号公報
特開平11−260755号公報
特許文献1に記載の技術では、コンタクト孔の加工時に、CF4を含むガスを用いる異方性ドライエッチングによってエッチングしている。しかし、異方性エッチング時にCF4を含むガスを使用すると、上部コンタクト孔の加工を行う際に使用するマスクパターン33と層間絶縁膜32とのエッチ選択比がとれず、結果として径が大きすぎる上部コンタクト孔が形成され、或いは、歪んだ形状の上部コンタクト孔が形成されるという問題がある。この問題は、特に微細コンタクトを開口する際に薄膜レジストを使用すると顕著になる。更には、この技術は、微細密集コンタクトを形成する際には、適用が困難という問題もある。
また、特許文献2に記載の技術では、エッチングの際にデポジションを伴うプロセス条件を用いるため、また、テーパー状のコンタクト孔を形成するため、エッチストップのためのマージンが狭く、途中でエッチストップが発生するなど、安定なエッチングが得られないという問題がある。
上記従来技術の問題に鑑み、本発明は、上部のコンタクト径よりも小さなコンタクト径を有する下部のコンタクト部分を持つ形状のコンタクトを形成するため、そのような形状を有するコンタクト孔をエッチングで形成するにあたり、エッチ選択比が大きくとれること、及び、エッチストップが生じないことから、安定なエッチングが可能である、半導体装置の製造法を提供することを目的とする。
上記目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上に形成した下地上にシリコン酸化膜を形成する工程と、
CF4よりもカーボンリッチなガスとO2及び希ガスとを含む第1のガスと、フォトレジストマスクとを用いた第1の異方性ドライエッチングによって、前記シリコン酸化膜を所定深さまでエッチングして、第1の径を有する第1のコンタクト孔を前記シリコン酸化膜内に選択的に形成する工程と、
第2のガスを用いたデポジションによって、少なくとも前記第1のコンタクト孔の内部にデポジション膜を堆積する工程と、
第3のガスを用いた第2の異方性エッチングによって、前記第1のコンタクト孔の側壁上にデポジション膜を残し、前記第1のコンタクト孔の底部のデポジション膜をエッチングして、前記第1のコンタクト孔の底部から前記シリコン酸化膜を露出させる工程と、
第4のガスを用いた第3の異方性エッチングによって、前記第1のコンタクト孔の側壁に残されたデポジション膜をマスクとして、前記コンタクト孔の底部から露出したシリコン酸化膜をエッチングすることによって、前記第1のコンタクト孔に連続し、前記第1の径よりも小さな第2の径を有すると共に、前記下地を露出する第2のコンタクト孔を形成する工程と、
前記コンタクト孔の側壁上に残されたデポジション膜を除去する工程と、
を有することを特徴とする。
CF4よりもカーボンリッチなガスとO2及び希ガスとを含む第1のガスと、フォトレジストマスクとを用いた第1の異方性ドライエッチングによって、前記シリコン酸化膜を所定深さまでエッチングして、第1の径を有する第1のコンタクト孔を前記シリコン酸化膜内に選択的に形成する工程と、
第2のガスを用いたデポジションによって、少なくとも前記第1のコンタクト孔の内部にデポジション膜を堆積する工程と、
第3のガスを用いた第2の異方性エッチングによって、前記第1のコンタクト孔の側壁上にデポジション膜を残し、前記第1のコンタクト孔の底部のデポジション膜をエッチングして、前記第1のコンタクト孔の底部から前記シリコン酸化膜を露出させる工程と、
第4のガスを用いた第3の異方性エッチングによって、前記第1のコンタクト孔の側壁に残されたデポジション膜をマスクとして、前記コンタクト孔の底部から露出したシリコン酸化膜をエッチングすることによって、前記第1のコンタクト孔に連続し、前記第1の径よりも小さな第2の径を有すると共に、前記下地を露出する第2のコンタクト孔を形成する工程と、
前記コンタクト孔の側壁上に残されたデポジション膜を除去する工程と、
を有することを特徴とする。
本発明の半導体装置の製造方法によると、CF4よりもカーボンリッチなガスを含む第1のガスを用いた第1の異方性エッチングによって、シリコン酸化膜とフォトレジストマスクとの間、及び、シリコン酸化膜とデポジション膜との間で高いエッチ選択比が得られるので、それぞれが所望の径を有する第1のコンタクト孔及び第2のコンタクト孔が得られる。また、テーパー状ではない安定な径のコンタクト孔の形成が容易であり、安定なエッチングが可能となり、エッチストップなどが生じない。このため、第1の径を有する上部コンタクト孔と、第1の径よりも小さな第2の径を有する下部コンタクト孔とを有するコンタクト孔が、寸法精度が高く安定に形成できる効果がある。
前記第1のガスは、具体的には、C4F8、C5F8、C4F6、又は、これらよりもカーボンリッチなガスと、O2及び希ガスとを含むガスとすることが好ましい。この場合、シリコン酸化膜とフォトレジストマスクとの間で、良好なエッチ選択比が得られる。また、第4のガスを第1のガスと同じ成分のガスとすることも出来る。この場合、シリコン酸化膜とデポジション膜との間で良好なエッチ選択比が得られる。
前記第2のガスが、H2、CH3F、CH2、又は、水素原子を含む化合物を含むことが好ましい。良好な形状のデポジション膜が得られる。また、前記第3のガスがO2を含むことも好ましい。更に、前記フォトレジストマスクが、KrFレジスト又はArFレジストから成ることも、本発明の好ましい態様である。
本発明の半導体装置の製造方法は、前記下地が、前記基板と直交方向に見て前記第2のコンタクト孔と整合する位置に形成されたコンタクトプラグと、該コンタクトプラグ上に形成された絶縁膜と、該絶縁膜中に形成された複数の配線とを含み、前記第2のコンタクト孔は、前記基板と直交方向に見て前記配線からずれた位置に形成される半導体装置に適用することが好ましい。この場合、上層の配線と接続するためのマージンを確保するためにコンタクト上部では大きな径とし、配線と配線の間を通すために寸法に余裕がないことから、コンタクト下部では小さな径とする2段構造のコンタクトについて良好な形状が得られる。
図1は、本発明の一実施形態に係る半導体装置の製造方法で製造される半導体装置の断面構造を示している。本半導体装置10は、DRAMとして構成されており、半導体(シリコン)基板11上に形成される。半導体基板11の表面部分には、セルトランジスタを構成する図示しない拡散層が形成されており、その拡散層上に第1のコンタクト17が接触している。第1のコンタクト17上には、その頂部に接触する第2のコンタクト24が形成されており、第2コンタクト24は、セルキャパシタ25を構成する下部電極26の下面に接続している。下部電極26は、容量絶縁膜27を介して上部電極28に対向しており、この構造によってメモリセルのキャパシタが形成される。また、これらセル構造を覆って更に絶縁膜29が形成されている。
第2のコンタクト24は、第1のコンタクト17の上部を覆う絶縁膜18上に形成された配線層の配線19と交差して上方から下方に延びており、その配線層の配線19と配線19との間の間隙を、これらから絶縁されて通過している。第2のコンタクト24は、上側部分と下側部分とで径が異なる2段構造に形成されている。つまり、第2のコンタクト24は、配線19と配線19との間の間隙を通過するために、これらと交差するコンタクト下側部分で径が小さく形成され、且つ、キャパシタ25の下部電極26との間で充分な接触マージンを確保するために、コンタクト上側部分では大きな径を有する。上部及び下部の各コンタクト部分では、それぞれの径は一様である。
図2〜図5は、図1の半導体装置10を、本発明の一実施形態に係る半導体装置の製造方法を用いて製造するプロセスを各工程段階毎に示す断面図である。図2(a)及び(b)は、本発明方法を適用する工程の前段階で形成されている半導体装置10の構造を示し、(a)はゲート電極14と直交方向の断面を、(b)はゲート電極14と平行方向の断面をそれぞれ示している。図3(c)及び(d)、図4(e)及び(f)、図5(g)及び(h)は、図2(a)及び(b)の工程段階に続く各工程段階について、ゲート電極14と平行方向の断面を順次に示している。
図2(a)及び(b)に示すように、導体基板11上には、素子分離領域12によって相互に分離された図示しない拡散層が形成されており、その上にゲート絶縁膜13が形成されている。ゲート絶縁膜13上には、ゲート電極14、及び、ゲート電極14の上部及び側部を覆うシリコン窒化膜15から成るゲート電極構造体が形成されており、隣接するゲート電極構造体の間の間隙内には、拡散層に接続する第1のコンタクト17がゲート電極構造体と自己整合的に形成されている。ゲート電極構造体の間の間隙にはゲート層間絶縁膜16が形成されており、ゲート電極構造体及び第1のコンタクト17を覆って絶縁膜18、第1層の配線19、及び、平坦化された層間絶縁膜20が順次に形成されている。上記構造において、典型的な第1層の配線19の高さは50nm、幅は50nm、配線間のスペースは150nmである。また配線19上の層間絶縁膜20の膜厚は200nmである。
図2(a)及び(b)以降の工程は、第1層の配線19よりも更に上層にある配線を、第1のコンタクト17と接続する第2のコンタクトを形成するための工程である。第2のコンタクトの形成にあたっては、配線19と配線19との間の間隙を通す必要があることから、本発明の方法が適用される。図2(a)及び(b)に示す工程段階に後続して、層間絶縁膜20上には、有機物から成り50nm厚みの反射防止膜21が全面に形成され、その上に450nm厚みのフォトレジスト膜が形成される。フォトレジスト膜は、KrF露光によりパターニングされ、第2のコンタクトを形成するためのマスクパターン22に形成される(図3(c))。マスクパターン22の開口径は150nmである。
次いで、マスクパターン22をエッチングマスクとして、反射防止膜21から層間絶縁膜20の途中までを、第1の異方性ドライエッチングによりエッチングして、図3(d)に示す構造が得られる。本実施形態では、エッチング装置の上部電極とウェハを搭載する下部電極とに、それぞれRF電力を印加する2周波RIE装置を、エッチング装置として使用した。また、エッチングガスには、C5F8、O2、及び、Arを使用し、それぞれのガス流量は、C5F8流量を30sccm、O2流量を50sccm、Ar流量を400sccmとし、圧力は25mTorrとした。C3F8を用いる理由は、カーボンリッチなガスによって、レジスト膜から成るマスクパターン22とのエッチ選択性を高めるためである。また、上部電極に印加するRFパワーを2500W、下部電極に印加するRFパワーを3000Wとした。このエッチング条件により、テーパーレスのコンタクト孔が得られる。
上記エッチング条件では、反射防止膜21のレジストに対するエッチ選択比は5程度であるため、反射防止膜21をエッチングするのには時間がかかる。このため、必要であれば、反射防止膜21をエッチングする際には、O2流量を増やし、CF4を混合させてもよい。このエッチングステップでは、エッチングが配線19の表面に到達することを防止するため、配線19の表面から50nm上の位置、エッチング量で150nmの深さまでをエッチングする。
次いで、図4(e)に示すように、全面に、カーボン及び水素を主成分とし、レジスト膜と同様な成分を有するデポジション膜23を形成した。デポジションの条件としては、CH3F流量を30sccm、Ar流量を400sccm、圧力を25mTorr、上部電極の印加RFパワーを2500W、下部電極の印加RFパワーを500Wとした。このときのデポジションレートは、30nm/min.程度であった。デポジションレートは、ガス条件、印加するRFパワーを制御することで制御可能である。デポジション膜23は、この場合でコンタクト孔の開口径を50nm程度小さくした。
次に、デポジション膜23を第2の異方性ドライエッチングによってエッチングした(図4(f))。このドライエッチングでは、O2を含んだガスが用いられ、コンタクト孔の底部及びマスクパターン22の上部に堆積しているデポジション膜23が除去される。本ドライエッチングの典型的な条件は、CF4が70sccm、O2流量が30sccm、Ar流量が750sccmであり、圧力が25mTorr、上部電極の印加RFパワーが3000W、下部電極の印加RFパワーが1000Wである。この条件下では、10sec程度の処理時間で、コンタクト孔底部のデポジション膜23の除去が可能である。
引き続き、図5(g)に示すように、第3の異方性ドライエッチングによって、層間絶縁膜20の残りの部分をコンタクト17の頂部までエッチングし、コンタクト17の表面を露出させる。第3のドライエッチングでは、第1のドライエッチングと同様な、デポジション膜23とのエッチ選択性が高いエッチング条件が採用できる。次いで、アッシング処理、及び、ウェット洗浄によって、レジストマスクパターン22及びデポジション膜23を除去することで、図5(h)の構造を得る。ここで、第2のコンタクトの上部径は150nm、第2のコンタクトの下部径は100nmである。上部径を150nmとすることで、上層配線との間のマージンを充分に確保し、下部径を100nmとすることで、配線19と配線19の間の間隙を、配線19に接触することなく、通過可能となる。
以上説明したように、上記実施形態では、同じドライエッチングチャンバーを用い、第1の異方性ドライエッチングステップ、デポジションステップ、第2の異方性ドライエッチングステップ、及び、第3の異方性ドライエッチングステップを順次に連続して行うものである。第1のドライエッチングステップでは、C4F8、C5F8、C4F6等のカーボンリッチなガスに、O2及び希ガスを加えたガスを使用し、レジスト膜とのエッチ選択性が高い条件で、且つ、テーパーレスとなる条件でエッチングし、配線が露出しない深さまをでエッチングする。デポジションステップでは、H2、CH3F、CH2F2等、水素を含むガスを混合する。第2のドライエッチングステップでは、O2を含んだガスでエッチングし、コンタクト孔底部のデポジション膜を除去する。第3のドライエッチングステップでは、第1のドライエッチングステップと同様のガスを使用し、デポジション膜とのエッチ選択性が高い条件で且つテーパーレスとなる条件でエッチングする。
上記工程において、第1及び第3のドライエッチングステップでは、C4F8、C5F8、C4F6等の、CF4よりもカーボンリッチなガスを使用するため、KrFレジスト膜やArFレジスト膜に対して、十分な対レジスト選択比が得られ、これら薄膜レジストを使用する微細コンタクトにおいても、大きすぎるコンタクト開口径になることを防止し、また、歪んだコンタクト形状となることも防止できる。また、テーパーレスのエッチングとすることで、エッチングステップなど不安定なエッチングが防止できる。
なお、上記実施形態では、第1及び第3のエッチングステップで、C5F8を用いた例を示したが、C4F8、C4F6等のカーボンリッチなガスを用いても、対レジストのエッチ選択比が高く得られ、且つ、テーパーレス形状のエッチングが可能である。また、デポジションステップでは、CH3Fを用いた例を示したが、CF4とH2の混合、又は、CH2F2ガスなどの水素を含むガスを用いても、デポジション膜の形成が可能である。更に、上記実施形態では、コンタクトプラグの上に形成するコンタクト孔について例示したが、本発明の半導体装置の製造方法は、上記実施形態の構成に限らず、例えば、半導体基板上に形成した拡散層の上にコンタクト孔を形成する際にも使用可能である。
以上、本発明をその好適な実施態様に基づいて説明したが、本発明の半導体装置の製造方法は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。また、本発明の好適な態様として記載した各構成や実施形態で記載した各構成については、本発明の必須の構成と共に用いることが好ましいが、単独であっても有益な効果を奏する構成については、必ずしも本発明の必須の構成として説明した全ての構成と共に用いる必要はない。
10:半導体装置
11:シリコン基板
12:素子分離領域
13:ゲート絶縁膜
14:ゲート電極
15:シリコン窒化膜
16:ゲート層間絶縁膜
17:コンタクト
18:絶縁膜
19:配線
20:層間絶縁膜
21:反射防止膜
22:マスクパターン
23:デポジション膜
24:コンタクト
25:キャパシタ
26:下部電極
27:容量絶縁膜
28:上部電極
29:絶縁膜
11:シリコン基板
12:素子分離領域
13:ゲート絶縁膜
14:ゲート電極
15:シリコン窒化膜
16:ゲート層間絶縁膜
17:コンタクト
18:絶縁膜
19:配線
20:層間絶縁膜
21:反射防止膜
22:マスクパターン
23:デポジション膜
24:コンタクト
25:キャパシタ
26:下部電極
27:容量絶縁膜
28:上部電極
29:絶縁膜
Claims (9)
- 半導体基板上に形成した下地上にシリコン酸化膜を形成する工程と、
CF4よりもカーボンリッチなガスとO2及び希ガスとを含む第1のガスと、フォトレジストマスクとを用いた第1の異方性ドライエッチングによって、前記シリコン酸化膜を所定深さまでエッチングして、第1の径を有する第1のコンタクト孔を前記シリコン酸化膜内に選択的に形成する工程と、
第2のガスを用いたデポジションによって、少なくとも前記第1のコンタクト孔の内部にデポジション膜を堆積する工程と、
第3のガスを用いた第2の異方性エッチングによって、前記第1のコンタクト孔の側壁上にデポジション膜を残し、前記第1のコンタクト孔の底部のデポジション膜をエッチングして、前記第1のコンタクト孔の底部から前記シリコン酸化膜を露出させる工程と、
第4のガスを用いた第3の異方性エッチングによって、前記第1のコンタクト孔の側壁に残されたデポジション膜をマスクとして、前記コンタクト孔の底部から露出したシリコン酸化膜をエッチングすることによって、前記第1のコンタクト孔に連続し、前記第1の径よりも小さな第2の径を有すると共に、前記下地を露出する第2のコンタクト孔を形成する工程と、
前記側壁上に残したデポジション膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1のガスは、C4F8、C5F8、C4F6、又は、これらよりもカーボンリッチなガスを含む、請求項1に記載の半導体装置の製造方法。
- 前記第4のガスが、前記第1のガスと同じガスである、請求項2に記載の半導体装置の製造方法。
- 前記第2のガスが、H2、CH3F、CH2、又は、水素原子を含む、請求項1〜3の何れか一に記載の半導体装置の製造方法。
- 前記第3のガスがO2を含む、請求項1〜4の何れか一に記載の半導体装置の製造方法。
- 前記第1及び第2のコンタクト孔は、実質的にテーパを有しない、請求項1〜5の何れか一に記載の半導体装置の製造方法。
- 前記下地が、前記半導体基板と直交方向に見て前記第2のコンタクト孔と整合する位置に形成されたコンタクトプラグと、該コンタクトプラグ上に形成された絶縁膜と、該絶縁膜中に形成された複数の配線とを含み、前記第2のコンタクト孔は、前記半導体基板と直交方向に見て前記複数の配線の何れからもずれた位置に形成される、請求項1〜6の何れか一に記載の半導体装置の製造方法。
- 前記下地が、半導体基板の表面に形成された拡散層を含む、請求項1〜6の何れか一に記載の半導体装置の製造方法。
- 前記フォトレジストマスクが、KrFレジスト又はArFレジストで形成される、請求項1〜8の何れか一に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005286728A JP2007096214A (ja) | 2005-09-30 | 2005-09-30 | 半導体装置の製造方法 |
US11/529,328 US20070077774A1 (en) | 2005-09-30 | 2006-09-29 | Method for manufacturing a semiconductor device having a stepped contact hole |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005286728A JP2007096214A (ja) | 2005-09-30 | 2005-09-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007096214A true JP2007096214A (ja) | 2007-04-12 |
Family
ID=37902456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005286728A Pending JP2007096214A (ja) | 2005-09-30 | 2005-09-30 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20070077774A1 (ja) |
JP (1) | JP2007096214A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009101878A1 (ja) * | 2008-02-15 | 2009-08-20 | Tokyo Electron Limited | パターン形成方法、半導体製造装置及び記憶媒体 |
US9601507B2 (en) | 2015-03-17 | 2017-03-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing semiconductor device |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009049078A (ja) * | 2007-08-15 | 2009-03-05 | Elpida Memory Inc | 半導体装置の製造方法 |
US9934984B2 (en) | 2015-09-09 | 2018-04-03 | International Business Machines Corporation | Hydrofluorocarbon gas-assisted plasma etch for interconnect fabrication |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11307512A (ja) * | 1998-04-23 | 1999-11-05 | Sony Corp | エッチング方法 |
JP3727044B2 (ja) * | 1998-11-10 | 2005-12-14 | 東京応化工業株式会社 | ネガ型レジスト組成物 |
US7144521B2 (en) * | 2003-08-22 | 2006-12-05 | Lam Research Corporation | High aspect ratio etch using modulation of RF powers of various frequencies |
-
2005
- 2005-09-30 JP JP2005286728A patent/JP2007096214A/ja active Pending
-
2006
- 2006-09-29 US US11/529,328 patent/US20070077774A1/en not_active Abandoned
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009101878A1 (ja) * | 2008-02-15 | 2009-08-20 | Tokyo Electron Limited | パターン形成方法、半導体製造装置及び記憶媒体 |
US9601507B2 (en) | 2015-03-17 | 2017-03-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US20070077774A1 (en) | 2007-04-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5122106B2 (ja) | 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法 | |
US6800550B2 (en) | Method for forming t-shaped conductive wires of semiconductor device utilizing notching phenomenon | |
US6319824B1 (en) | Method of forming a contact hole in a semiconductor device | |
US20110269294A1 (en) | Method of forming a hard mask and method of forming a fine pattern of semiconductor device using the same | |
US8728945B2 (en) | Method for patterning sublithographic features | |
JPH09181180A (ja) | 半導体集積回路及びその製造方法 | |
JPH09205145A (ja) | 集積回路及びその製造方法 | |
KR100333382B1 (ko) | 반도체 장치의 다층금속배선 형성방법 | |
TWI784183B (zh) | 用於貫孔輪廓控制及相關應用的原子層沉積(ald)襯墊 | |
JP2008066713A (ja) | フラッシュメモリ素子の製造方法 | |
JP2007096214A (ja) | 半導体装置の製造方法 | |
US6803307B1 (en) | Method of avoiding enlargement of top critical dimension in contact holes using spacers | |
JP2001127039A (ja) | 半導体装置の製造方法 | |
JP2005191567A (ja) | 半導体素子のコンタクト形成方法 | |
KR100668831B1 (ko) | 반도체 소자의 랜딩 플러그 폴리 형성방법 | |
JP2006032721A (ja) | 半導体装置の製造方法 | |
KR100587039B1 (ko) | 반도체 장치의 콘택홀 형성방법 | |
TW201304056A (zh) | 半導體裝置內開口之形成方法 | |
JP4257357B2 (ja) | 半導体装置の製造方法 | |
KR20110001593A (ko) | 반도체 소자의 홀 패턴 제조 방법 | |
US20030064599A1 (en) | Pattern forming method | |
TWI697032B (zh) | 半導體元件的製程 | |
KR100525106B1 (ko) | 반도체 장치의 스토로지 노드 패턴 형성 방법 | |
KR100772532B1 (ko) | 반도체 소자 제조 방법 | |
KR100819674B1 (ko) | 반도체소자의 형성방법 |