JPH09181180A - 半導体集積回路及びその製造方法 - Google Patents

半導体集積回路及びその製造方法

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JPH09181180A
JPH09181180A JP8336704A JP33670496A JPH09181180A JP H09181180 A JPH09181180 A JP H09181180A JP 8336704 A JP8336704 A JP 8336704A JP 33670496 A JP33670496 A JP 33670496A JP H09181180 A JPH09181180 A JP H09181180A
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layer
opening
insulating layer
etch stop
sidewall
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JP8336704A
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English (en)
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Ryou Fu-Tai
リョウ フ−タイ
Zamanian Meedei
ザマニアン メーディ
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SGS Thomson Microelectronics Inc
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Abstract

(57)【要約】 【課題】 半導体集積回路の幾何学的形状の小さなビア
又はコンタクトを形成する方法及びそれによって製造さ
れた集積回路を提供することを目的とする。 【解決手段】 本発明の一実施形態によれば、導電性領
域（１４）の上側に存在する絶縁層（１６）の途中まで
貫通して開口（２０）を形成する。その開口（２０）の
側壁に沿って側壁スペーサ（２４）を形成する。開口
（２０）内の残存する絶縁層（１６）をエッチングして
その下側に存在する導電性領域（１４）を露出させる。
その結果得られる開口（３２）のコンタクト寸法は、最
近のホトリソグラフィ技術によってプリントすることの
可能な開口（２０）よりも寸法が小さい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、半導体集積
回路及びその製造方法に関するものであって、更に詳細
には、サブミクロンコンタクト及びビアを形成する技術
に関するものである。
【０００２】
【従来の技術】集積回路設計、レイアウト及び製造の技
術分野において公知の如く、与えられた集積回路の製造
コストは所望の機能を実現するために必要とされるチッ
プ面積にかなり依存する。このチップ面積は、例えば、
金属−酸化物−半導体（ＭＯＳ）技術におけるゲート電
極等の活性構成要素、及び例えばＭＯＳソース及びドレ
イン領域やバイポーラエミッタ及びベース領域等の拡散
領域の幾何学的形状及び寸法によって画定される。これ
らの幾何学的形状及び寸法は、しばしば、業界において
使用可能な現在のホトリソグラフィ装置及び物質に依存
している。ホトリソグラフィにおいて使用される装置及
びマスクは、画像パターンをウエハ表面上へ投影させ
る。ＶＬＳＩ製造における重要な特性のうちの１つは、
密接した物体を識別するための分解能即ち光学系の能力
である。光学系の分解能は所要の最小装置寸法を達成す
る場合の主要な限界事項のうちの１つである。種々の装
置及び回路の水平方向の寸法を確立する場合に、設計条
件を充足し且つ回路パターンをウエハの表面上に正しく
整合させるためにパターンを形成せねばならない。サブ
ミクロンホトリソグラフィにおいてライン幅がますます
小さくなるにしたがい、ホトレジストにライン及びコン
タクト孔をプリントするためのプロセスはますます困難
なものとなる。
【０００３】半導体処理においては、半導体及び導電性
領域又は層を形成しその後に相互接続させてコンポーネ
ント即ち構成要素及び回路を形成する。リソグラフィプ
ロセスはこれらの領域を画定するためにパターンを使用
する。臨界的なステップのうちの１つは、絶縁層によっ
て分離されている異なるレベルにある２つの導電層の相
互接続であり、特に、これらの導電層のうちの一方がト
ップの即ち上部の金属層である場合である。現在のとこ
ろ、下側に存在する導電層は層間酸化膜層で被覆されて
おり、従ってその中にコンタクト又はビア（ｖｉａ）即
ち貫通孔を形成して選択した領域において下側に存在す
る導電層の表面を露出させる。次いで、上部の導電層を
パターン形成し且つコンタクト又はビアを介して下側に
存在する導電性物質と相互接続させる。この下側に存在
する導電性物質は、ポリシリコンからなる導電層又は金
属のいずれか又はシリコン表面自身の上又は内部の活性
区域を有することが可能である。
【０００４】コンタクトやビアを形成する場合の従来技
術の寸法の減少は主にホトリソグラフィ能力における改
良によって行なわれて来た。ウエハ表面上への画像パタ
ーンの適切な投影を達成するためにホトリソグラフィに
依存することはホトリソグラフィ装置の能力によって制
限され、特に、特徴寸法が継続して減少する場合にその
ことが言える。与えられた時点において技術を超え且つ
所要の技術の縮少を達成することは、新たなホトリソグ
ラフィ装置を必要とする場合がある。然しながら、技術
は継続して現在の装置に関する限界を押し広げている。
従って、現在のホトリソグラフィ能力より小さな装置寸
法を達成することが望ましい。
【０００５】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、サブミクロンコンタクト及
びビアを形成する技術を提供することを目的とする。
【０００６】本発明の別の目的とするところは、装置性
能を犠牲にすることなしに現在のホトリソグラフィ技術
で製造可能なものよりも小さな特徴寸法を有するコンタ
クト及びビアを製造する技術を提供することである。
【０００７】本発明の更に別の目的とするところは、最
近のホトリソグラフィ装置でプリントすることの可能な
コンタクト寸法よりも小さなコンタクト寸法を有するコ
ンタクト及びビアを形成する技術を提供することであ
る。
【０００８】本発明の更に別の目的とするところは、従
来の処理技術を使用する上述したような技術及びその結
果得られる装置を提供することである。
【０００９】
【課題を解決するための手段】本発明は、ビア及びコン
タクト開口の側部に沿って側壁スペーサを形成すること
によって、半導体装置構成体の小さな幾何学的形状のビ
ア及びコンタクトを形成する方法及びそれによって製造
される半導体装置構成体に組み込むことが可能である。
本発明の第一の実施形態によれば、導電性領域の上側に
存在する絶縁層を部分的に貫通して開口を形成する。そ
の開口の側部に沿って側壁スペーサを形成する。該側壁
スペーサの上部は開口内の残存する絶縁層の厚さにほぼ
等しい距離だけ絶縁層の上部より下側である。次いで、
絶縁層を異方性エッチングして導電性領域を露出させ
る。該絶縁層の上表面を実質的に等しい厚さだけエッチ
ステップにおいて除去し、その上表面を実質的に側壁ス
ペーサの上部と同一面状とさせることが可能である。
【００１０】別の実施形態によれば、絶縁層内の開口が
下側に存在する導電性領域を露出させる。該絶縁層の上
及び該開口内にコンフォーマルな即ち適合性のポリシリ
コン層を形成する。該ポリシリコンを酸化して該開口内
に厚い酸化膜を形成する。酸化されたポリシリコンを異
方性エッチングして酸化されたポリシリコンからなる側
壁スペーサを形成する。
【００１１】更に別の実施形態によれば、絶縁層と導電
性領域との間にエッチストップ層を形成する。絶縁層内
の開口はエッチストップ層を露出させる。該絶縁層及び
該開口内のエッチストップ層の上に側壁スペーサ膜を形
成する。そのエッチストップ層及び側壁スペーサ膜は与
えられたエッチャントに対して同様のエッチング速度を
有しており且つエッチングした場合に下側に存在する導
電性領域を露出させる。このエッチストップは開口の側
壁に沿って及び絶縁層の下側に隣接した側壁スペーサと
エッチストップ層とを形成する。
【００１２】本発明の更に別の実施例によれば、スペー
サ膜を形成する前に、エッチストップ層の上に第二絶縁
層を形成する。第二絶縁層内に開口を形成し、次いで第
二絶縁層上及び前記開口内のエッチストップ層上にスペ
ーサ膜を形成する。スペーサ膜とエッチストップ層とを
エッチングしてスペーサを形成し且つ該開口内において
第一絶縁層の一部を露出させる。下側に存在する第一絶
縁層に第二開口を形成して導電層を露出させる。好適に
は、第二絶縁層と、エッチストップ層と、側壁スペーサ
とを除去する。下側に存在する絶縁層を貫通する開口の
コンタクト寸法は上側に存在する第二絶縁層を貫通する
コンタクト寸法よりも小さい。本発明は、最近のホトリ
ソグラフィ装置及びホトレジストで達成可能な幾何学形
状よりも一層小さなビア及びコンタクトの幾何学的形状
を与える。
【００１３】
【発明の実施の形態】以下に説明する処理ステップ及び
構成は集積回路を製造するための完全な処理の流れを形
成するものではない。本発明は、現在当該技術分野にお
いて使用されている集積回路製造技術に関連して実施す
ることが可能なものであり、本発明を理解する上で必要
と思われる共通して実施するプロセスステップについて
重点的に説明する。添付の図面は製造過程における集積
回路の一部の概略断面図であって、本発明の重要な特徴
をよりよく示すために適宜拡縮して示してある。
【００１４】図１乃至５を参照して、本発明の第一実施
例に基づいて製造される集積回路の一部について説明す
る。図１は、ウエハの表面において部分的に製造した集
積回路構成体を概略断面で示してある。典型的に、絶縁
層１２が形成されて装置又は導電層を分離させる。例え
ば、絶縁層１２は基板表面１０におけるフィールド酸化
膜領域とすることが可能であり、又は当該技術分野にお
いて公知の如く、異なるレベルにおける導電性領域又は
層を分離するための層間誘電体層とすることが可能であ
る。導電層１４が絶縁層１２の上に存在しており、それ
は本発明において接続がなされるべき構成体である。絶
縁層１６は導電層１４の上側に設けられている。上述し
たように、絶縁層の上側に存在する導電層に対してコン
タクトを形成する場合について説明するが、本発明は基
板内の拡散部、ポリシリコン電極、メタルライン及び従
来の集積回路におけるその他の構成体でコンタクトを形
成する場合にも同様に適用可能なものである。更に、注
意すべきことであるが、本発明は異なる深さのコンタク
トが同一の平坦状の表面から同時的に形成されねばなら
ない平坦化プロセスと適合性を有している（例えば、拡
散部及びポリシリコンへのコンタクトは、両方とも二酸
化シリコンの同一の平坦化した表面から形成される）。
フィールド酸化膜領域又は層間誘電体層１２を形成する
ことは当業者にとって自明である。
【００１５】本発明においては、導電層１４は相互接続
線として示してあり、それは、２，０００乃至７，００
０Åの程度の薄い層を付着形成することによって形成し
た金属又はドープしたポリシリコンからなる相互接続体
とすることが可能である。然しながら、上述したよう
に、導電層１４は、又、ポリシリコン電極又は基板内の
拡散部又は従来の集積回路におけるその他の構成体とす
ることも可能である。金属又はポリシリコンの場合に
は、例えばＣＶＤ、スタッパリング又は真空蒸着等の形
成する層と一貫性のある任意の適宜の付着プロセスを使
用することが可能である。導電層１４の不所望の領域は
標準的なホトリソグラフィ技術を使用してマスクし且つ
エッチングして図示した導電性ライン即ち相互接続体を
残存させる。ポリシリコンが好適な物質である場合に
は、それは、勿論、付着プロセス期間中に現場において
ドーピングさせるか又は付着形成した後にドーピングさ
せることが可能である。
【００１６】絶縁層１６は最近の集積回路において有用
な任意の従来の絶縁体とすることが可能であり、好適に
は、単一層又は多層形態での二酸化シリコンを有するこ
とが可能である。後にコンタクト又はビア開口が貫通し
て形成される絶縁層１６の厚さは１．０μｍの程度であ
る。
【００１７】図１においてホトレジスト層１８を絶縁層
１６の上に形成し且つそれを露光させ且つ現像して形成
すべきコンタクトに対して得ることの可能な最小のマス
クパターンを画定した状態を示してある。ホトレジスト
及びホトレジストを正確に整合させ且つ露光するために
使用される装置の分解能は開口２０の特定の寸法即ちコ
ンタクト寸法を決定する。現在の技術水準において、よ
り小さな画像を得ることの必要性が存在しており、従っ
てより小さなコンタクト寸法を達成するためにより小さ
なラインをプリントすることが可能であることの必要性
が存在している。その他の利点の中で、このことはデバ
イス即ち装置をより近付けさせて形成することを可能と
し、その際にデバイス即ち装置の完全性を低下させるこ
となしに集積度即ち密度を増加させることを可能として
いる。然しながら、今日の技術を鑑みた場合に、これら
のより小さな開口は現在のホトレジスト及び装置で達成
することは不可能な場合がある。ホトレジスト装置に関
する限界を継続して押し広げる技術的必要性が存在して
いる。
【００１８】図２を参照すると、開口２０内において絶
縁層１６をエッチングして絶縁層を部分的に貫通するコ
ンタクト開口を形成する。該開口は、好適には、例えば
反応性イオンエッチング又はその他の適宜の手段によっ
て異方性エッチングによってエッチングし、開口２０の
端部において実質的に垂直な側壁を形成する能力を利用
し且つ進化した回路に関する小さな特徴寸法のよりよい
画定を達成する。現在の技術水準によれば、このコンタ
クト開口の幅は０．５μｍ以下の程度とすることが可能
である。本発明の第一実施例においては、開口２０は絶
縁層１６を部分的に貫通して延在するものとして示して
あり、好適には、絶縁層の厚さに依存して計時的なエッ
チングによって形成する。
【００１９】図３を参照すると、例えばウエット化学的
剥離又はプラズマ剥離によってホトレジスト層１８を除
去する。絶縁層１６を部分的に貫通してコンタクト開口
２０を形成した後に、絶縁層１６の上及び開口２０内に
側壁スペーサ膜２２を形成する。側壁スペーサ膜２２
は、絶縁層１６上において選択的にエッチングすること
の可能な任意の適宜の物質とすることが可能であり、例
えば、ポリシリコン又は窒化物とすることが可能であ
る。この層は、後にエッチングしてコンタクト開口２０
内に側壁スペーサを残存させ、従ってこの層の厚さは結
果的に得られる側壁スペーサの所望の寸法に依存してお
り、好適には、２００乃至１，０００Åの程度である。
【００２０】図４を参照すると、側壁スペーサ膜の異方
性エッチバックを行なって側壁スペーサ２４を残存させ
る。この側壁スペーサ膜は、スペーサ２４の上部領域２
６が導電層１４上方のコンタクト開口２０の底部におけ
る残存する絶縁層１６の厚さ「ａ」にほぼ等しい距離だ
け絶縁層１６の上表面２８の下側に存在するようにオー
バーエッチ即ち過剰的にエッチングすることが可能であ
る。このエッチングは開口２０内の絶縁層１６を部分的
にエッチングするために使用された計時的即ち同期的エ
ッチングと同様の計時的即ち同期的エッチングとするこ
とが可能である。この側壁を形成することは標準的な側
壁を形成する場合と比較して利点を有している。この時
点まで、絶縁層１６は開口２０の底部に残存している。
例えば、下側に存在する導電層１４が最小幅を有するよ
うに設計される場合には、導電層１４の周りでその下側
に存在する誘電体層１２内へトレンチが形成される可能
性があり、特に、側壁スペーサを形成する前に元のコン
タクト開口２０が導電層１４の幅の外側に位置している
場合にそのことが言える。本発明においては、このよう
なトレンチが形成される可能性は減少されている。何故
ならば、導電層１４に対する開口の形成は、開口２０の
コンタクト寸法が減少されるまで形成されることがない
からである。
【００２１】図５Ａを参照すると、開口２０の底部にお
ける絶縁層１６をエッチングして下側に存在する導電層
１４を露出させる。このエッチングステップ期間中に側
壁スペーサ下側の絶縁層１６をアンダーカットする可能
性を回避するために、側壁スペーサ２４と相対的に絶縁
層の物質に対して選択性を有する異方性エッチングを使
用することが望ましい。このエッチングはコンタクト開
口３２の底部において実質的に垂直な側壁を形成する。
コンタクト開口３２の底部における絶縁層１６は上表面
２８（図４に示してある）と基本的に同一の速度でエッ
チングする。上表面２８において除去される絶縁層の厚
さはコンタクト開口の底部において除去される量とほぼ
同一である。従って、コンタクト開口の底部における絶
縁層１６が除去される前には、側壁スペーサ２４の上部
領域２６は絶縁層１６の上表面２８（図４）より下側に
位置している。然しながら、コンタクト開口の底部から
絶縁層１６を除去した後で且つスペーサ２４と絶縁層１
６のエッチング速度に依存して、側壁スペーサ２４の上
表面２６は絶縁層１６の上表面３０（図５Ａ）と実質的
に同一面状とすることが可能である。
【００２２】側壁スペーサ２４を有する新たに形成され
たコンタクト開口３２のコンタクト寸法は、側壁スペー
サを形成する前のコンタクト開口２０の元のコンタクト
寸法よりも一層小さい。この新たなコンタクト寸法は側
壁スペーサ２４の各々の幅「ｂ」の２倍だけ一層小さ
い。このコンタクト寸法は、ホトリソグラフィ技術及び
物質でプリントすることの可能なラインよりも一層小さ
なものである。従って、上述したプロセスは、最近のホ
トリソグラフィ装置によって容易に達成可能な最小の幾
何学的形状を更に減少させることを可能としている。変
形実施例を包含する本発明プロセスは、継続的にスケー
リングして、種々の特徴の所望の幾何学的形状及び寸法
を達成することが可能である。
【００２３】図５Ｂを参照すると、第一実施例の変形例
が示されており、この場合は、例えばメタリゼーション
等の後の処理ステップの前に側壁スペーサ２４を除去す
ることが可能である。形成される側壁スペーサの深さに
依存して、このことは、実質的にステップカバレッジ即
ち段差被覆の問題を付加することなしに装置条件及び集
積度を充足するために開口の底部においてより小さなコ
ンタクト寸法を有するコンタクト又はビアを提供すると
いう利点を提供することが可能である。更に、上部にお
けるより小さな開口に起因して上側に存在する導体をよ
り小さな寸法で形成することが可能である。上述したプ
ロセスは、常に現在のホトリソグラフィ技術よりも一歩
前進しているという付加的な利点を有している。
【００２４】次に、図６乃至８を参照して本発明の第二
実施例に基づいて製造される集積回路について説明す
る。図６は、ウエハの表面において途中まで形成された
集積回路構成体を概略断面で示してある。説明の便宜
上、図１乃至５に関して上述した集積回路の同一の層又
は領域に対しては同一の参照番号を使用する。絶縁層１
２を基板表面１０の上に形成する。導電層１４が絶縁層
１２の上側に設けられており、それは本発明の第二実施
例において接続がなされるべき構成体である。絶縁層１
６が導電層１４の上側に設けられており、且つそれがエ
ッチングされて開口２０を形成した後の状態が示されて
いる。上述したように、フィールド酸化膜領域のような
絶縁層の上側に存在する導電性に対するコンタクトの場
合が示されているが、本発明は、基板内の拡散部、ポリ
シリコン電極、メタルライン及び従来の集積回路におけ
るその他の構成体に対するコンタクトに対しても同様に
適用可能なものである。
【００２５】絶縁層１６をエッチングしてコンタクト開
口２０を形成する。上述したように且つ現在の技術水準
に従って、このコンタクト開口の幅は０．５μｍ以下の
程度とすることが可能である。絶縁層１６は最近の集積
回路において有用な任意の従来の絶縁体とすることが可
能であり、大略、単一層又は多層とした二酸化シリコン
とすることが可能である。該コンタクト開口を貫通して
形成する絶縁層１６の厚さは１．０μｍの程度とするこ
とが可能である。本発明の第二実施例においては、開口
２０は絶縁層１６を貫通して延在しており、開口の底部
において導電層１４を露出させている。この開口は、好
適には、実質的に垂直の側壁を形成する能力を利用する
ために異方性エッチングによって形成する。
【００２６】絶縁層１６を貫通してコンタクト開口２０
を形成した後に、所望により、１００乃至３００Åの程
度の酸化物からなる薄い層３４を付着形成させるか又は
成長させて開口２０の底部において露出されている導電
層１４を被覆し爾後の処理ステップ期間中において導電
層１４を保護することが可能である。ポリシリコンの薄
い層３６を絶縁層１６上及び開口２０内に付着形成させ
る。
【００２７】図７を参照すると、ポリシリコン層３６を
酸化させてポリシリコンを酸化物３６′へ変換させる。
酸化物３６′は、ポリシリコン層３６の元の厚さの約２
倍の程度の厚さを有している。ポリシリコンを付着形成
した後にシステムへ湿気及び酸素を添加させて、ポリシ
リコン構成体内に二酸化シリコンを成長させて、該ポリ
シリコンを酸化物へ変換させ従ってポリシリコンを膨脹
させ、その際に開口２０内のコンタクト寸法を標準的に
付着形成させたポリシリコンの厚さの約４倍だけ減少さ
せる。従って、酸化前の薄いポリシリコン層３６の厚さ
は酸化させたポリシリコン３６′の厚さの約半分であり
且つ所望の最終的なコンタクト寸法に基づいてより特定
的に決定され且つ１００乃至５００Åの程度とすること
が可能である。従って、その結果得られる酸化されたポ
リシリコンの厚さは２００乃至１，０００Åの程度であ
る。酸化プロセスは結果的に得られるコンタクト寸法を
変化させることが可能であり且つポリシリコン膜厚及び
元のコンタクト寸法に依存して高々２：１の比だけ開口
のコンタクト寸法を減少させることが可能である。図８
を参照すると、酸化されたポリシリコン層３６′は異方
性エッチングされて酸化されたポリシリコン側壁３８を
形成している。薄い酸化膜層３４が最初に形成されてい
る場合には、それはポリシリコン層３６′のエッチング
期間中において開口２０内の下側に存在する導電層１４
の表面を保護し、従ってその後にエッチングを行なって
導電層１４を露出させることが可能である。ポリシリコ
ン層３６は付着期間中又は付着形成後に適宜のドーパン
トでドーピングさせ、特により低い酸化温度においてよ
り一様なエッチング及び酸化速度を与えることが可能で
ある。
【００２８】酸化させたポリシリコンは同一の最終的な
厚さの酸化物を形成するよりも好適である。何故なら
ば、厚い酸化膜の成長又は付着形成は角部においてカス
ピング即ち尖りを発生する傾向があるからである。酸化
させたポリシリコンは、付着形成したより厚い酸化膜に
関連するカスピング即ち尖りの問題を制限する。
【００２９】新たに形成したコンタクト開口４０の幅
は、元のコンタクト寸法よりも一層小さなコンタクト寸
法を有している。この新たなコンタクト寸法は側壁スペ
ーサ３８の各々の幅「ｂ」の２倍だけ寸法が小さい。こ
のコンタクト寸法は、現在の技術水準のホトリソグラフ
ィ装置で製造可能なものよりも一層小さなものである。
図９乃至１１を参照して、本発明の第三実施例に基づい
て製造される集積回路について説明する。図９はウエハ
の表面において途中まで形成した集積回路構成体を概略
断面図で示している。説明の便宜上、図１乃至８を参照
して上述した集積回路の同一の層又は領域に対しては同
一の参照番号を使用する。基板表面１０に絶縁層１２を
形成する。導電層１４が絶縁層１２の上側に存在してお
り、それは、本発明の第三実施例において接続がなされ
るべき構成体である。この実施例においては、エッチス
トップ層４２が導電層１４の上側に設けられている。エ
ッチストップ層４２は２５０乃至１，０００Åの程度の
厚さに付着形成し且つ特定の爾後の処理ステップ期間中
に導電層を保護する。この層に対する物質は、それが導
電層１４と比較して選択的にエッチングされるように選
択されるべきである。例えば、下側に存在する導電層１
４を実質的にエッチングすることなしに、窒化物又はそ
の他の適宜の物質は選択的にエッチングさせることが可
能である。絶縁層１６は、それがエッチングされて開口
２０が形成され且つ導電層１４の上方に配設されている
状態が示されている。上述したように、例えばフィール
ド酸化膜領域等の絶縁層の上側に存在する導電層へのコ
ンタクトが例示されているが、本発明のこの実施例は、
基板内の拡散、ポリシリコン電極、メタルライン、及び
従来の集積回路におけるその他の構成体へのコンタクト
に対しても同様に適用可能なものである。
【００３０】本発明のこの実施例においては、開口２０
は好適には同期型のエッチング又は端点検知エッチング
によって、絶縁層１６を完全に貫通している状態が示さ
れている。この開口は、好適には、開口２０に側部に沿
って実質的に垂直な側壁を形成する能力を利用するため
に異方性エッチングによって形成する。
【００３１】絶縁層１６を貫通してコンタクト開口２０
を形成した後に、側壁スペーサ膜４４を絶縁層１６上及
び開口２０内に形成する。側壁スペーサ膜４４は絶縁層
１６と比較して選択的にエッチング可能であり且つエッ
チストップ層４２と実質的に同一のエッチング速度を有
する任意の適宜の物質とすることが可能である。この層
は、エッチングされてコンタクト開口２０内に側壁スペ
ーサを残存させ、従ってこの層の厚さはこの内部的な最
終的コンタクト又はビア寸法を達成するために側壁スペ
ーサを使用する所望のコンタクト寸法に依存し、好適に
２００乃至１，０００Åの程度である。
【００３２】図１０を参照すると、側壁スペーサ膜４４
を異方性エッチングして側壁スペーサ４６を形成する。
このエッチングステップはエッチストップ層を貫通する
ように継続して行なわれ且つ開口４８において導電層１
４を露出させる。この側壁スペーサ膜はエッチストップ
層の厚さだけオーバーエッチ即ち過剰的にエッチングさ
れるので、側壁スペーサは同様の量だけエッチングされ
且つ絶縁層１６の上表面５０よりも下側となる。現在の
ホトリソグラフィ装置によって与えられる元の開口２０
の最も小さなコンタクト寸法は新たな開口４８における
側壁スペーサ４６の各々の幅の２倍だけより小さなコン
タクト寸法へ減少されている。図１１はこの新たな開口
４８を介して下側に存在する導電性領域１４へ形成され
たコンタクト５２を示している。当業者にとって明らか
なように、上述した別の実施例においても同様のコンタ
クトを形成することが可能である。
【００３３】図１２乃至１６を参照して、本発明の第四
実施例に基づいて製造される集積回路の一部について説
明する。図１２はウエハの表面において途中まで製造さ
れた集積回路構成体を示した概略断面図である。説明の
便宜上、図１乃至１１に関して上述した集積回路の同一
の層及び領域に対しては同一の参照番号を使用する。絶
縁層１２を基板表面１０に形成する。導電層１４が絶縁
層１２の上側に存在しており、且つ本発明のこの第四実
施例において接続が形成されるべき構成体である。絶縁
層１６が導電層１４の上側に設けられている。前述した
ように、フィールド酸化膜領域等の絶縁層の上側に存在
する導電層へのコンタクトについて説明するが、本発明
のこの実施例は、基板内の拡散部、ポリシリコン電極、
メタルライン及び従来の集積回路におけるその他の構成
体へのコンタクトに対しても同様に適用可能である。
【００３４】絶縁層１６の上に薄いエッチストップ層５
４を形成する。このエッチストップ層は、好適には、窒
化物又はポリシリコン又は与えられたエッチャントに対
して絶縁層１６と異なるエッチング速度を有するその他
の任意の適宜の物質である。層５４は、好適には、ＣＶ
Ｄによって１００乃至１，０００Åの程度の厚さへ付着
形成される。
【００３５】エッチストップ層５４の上に犠牲絶縁層５
６を形成する。層５６は、与えられたエッチャントに対
してエッチストップ層と異なるエッチング速度を有する
例えば酸化物等のその他の任意の物質とすることが可能
である。層５４は、好適には、２００乃至１，０００Å
の程度の厚さを有する付着形成した酸化物である。層５
４はこの実施例においては平坦状のものとして示してあ
るが、それはコンフォーマル即ち適合性を有する層であ
って、下側に存在するトポグラフィ即ち地形的特徴の輪
郭に追従する。該酸化物を充分厚く付着形成すると、そ
れはより平坦状となる傾向があり、特にそれが密接して
離隔した装置や領域の上に付着形成される場合にそのこ
とが言える。
【００３６】犠牲酸化物層５６の上にホトレジスト層５
８を形成し、且つ露光及び現像を行なってコンタクト寸
法６２を有する所望のコンタクトを形成するための小さ
なマスクパターンを画定した状態が示されている。前述
したように、ホトレジスト及び該ホトレジストを正確に
整合させ且つ露光するために使用される装置の分解能が
開口６０の特定寸法即ちコンタクト寸法６２を決定す
る。
【００３７】図１３を参照すると、犠牲酸化物層５６を
開口６０内においてエッチングし、下側に存在するエッ
チストップ層５４の一部を露出させる。このエッチスト
ップは、好適には、エッチストップ層に到達した時に停
止する端点検知エッチである。上述したように、酸化物
層を異方性エッチングを行なって開口６０の実質的に垂
直な側壁を得ることが好適である。ホトレジスト層５８
を例えば、ウエット化学的剥離又はプラズマ剥離によっ
て従来公知の方法によって除去する。犠牲酸化物５６の
上及び絶縁層５６の側壁に沿って開口６０内において且
つ露出したエッチストップ層５４の上に側壁スペーサ膜
６４を２００乃至１，０００Åの程度の厚さに形成す
る。この側壁スペーサ膜６４は、好適には、与えられた
エッチャントに対して下側に存在するエッチストップ層
５６と同様のエッチング速度を有しており、且つ窒化物
又はポリシリコン又はその他の適宜の物質とすることが
可能である。側壁スペーサ膜６４及びエッチストップ層
５４が以下に説明する理由により導電層１４と異なるエ
ッチング速度を有することが重要である。
【００３８】図１４を参照すると、側壁スペーサ膜６４
及びエッチストップ層５４を異方性エッチングして開口
６０内において下側に存在する絶縁層１６を露出させ
る。側壁スペーサ６６は絶縁層１６の側壁に沿って形成
される。このエッチングステップは、好適には、絶縁層
１６に到達した時にエッチングが停止する端点検知エッ
チングである。スペーサ膜及びエッチストップ層の両方
が開口の底部においてエッチングされねばならず、且
つ、全体的な厚さのために、スペーサ膜のオーバーエッ
チ即ち過剰なエッチングは、スペーサ１６の上側表面が
絶縁層５６の上側表面下側となるようにさせる。従っ
て、開口６０のコンタクト寸法６８は側壁スペーサ６６
の各々の幅「ｃ」だけ開口６０の元のコンタクト寸法６
２よりも小さい。このコンタクト寸法は、最近のホトリ
ソグラフィ技術及び装置でプリント可能な寸法よりも小
さなものである。
【００３９】図１５を参照すると、絶縁層１６内に開口
７０が異方性エッチングされて下側に存在する導電層１
４を露出させている。このエッチストップは、更に、絶
縁層１６と犠牲酸化物層５６の夫々のエッチング速度が
与えられたエッチャントに対して同様のものである場合
には、犠牲酸化物層５６も除去する。絶縁層１６をオー
バーエッチ即ち過剰にエッチングすることを防止するた
めにエッチストップ層を使用して、残存するすべての犠
牲酸化物を除去する。
【００４０】図１６を参照すると、好適には、側壁スペ
ーサ６４及びエッチストップ層５４を除去して、爾後の
処理ステップを行なう前により平坦な表面を与える。更
に、スペーサ及びエッチストップ層を除去することによ
って、絶縁層１６を貫通する開口７０のアスペクト比が
低下される。開口７０における導電層１４の実質的な部
分がエッチングされることを回避するために、与えられ
たエッチャントに対して、スペーサ６６及びエッチスト
ップ層５４のエッチング速度は導電層１４のエッチング
速度とは異なるものであることが望ましい。下側に存在
する導電層１４へ接触するコンタクト７２が当該技術に
於いて公知の方法によって形成される。上述したよう
に、開口７０のコンタクト寸法は、現在の技術水準のリ
ソグラフィプロセス及び装置でプリント可能なコンタク
ト寸法よりも一層小さなものである。
【００４１】最初のコンタクト開口を形成する前に上述
した本発明を考慮に入れると、集積度及びコンタクト又
はビア開口の下側に存在する特徴部の幾何学的形状及び
寸法を同様にスケーリング即ち拡縮させることが可能で
ある。この最小特徴寸法を減少させるプロセスは継続的
にスケーリングさせて、そうでない場合には最近のホト
リソグラフィ装置及び物質で達成することの不可能な所
望の幾何学的形状及び寸法を達成することが可能であ
る。
【００４２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明の第一実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
【図２】 本発明の第一実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
【図３】 本発明の第一実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
【図４】 本発明の第一実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
【図５Ａ】 本発明の第一実施例に基づく半導体集積回
路の製造の一段階における状態を示した概略断面図。
【図５Ｂ】 本発明の第一実施例に基づく半導体集積回
路の製造の一段階における状態を示した概略断面図。
【図６】 本発明の第二実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
【図７】 本発明の第二実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
【図８】 本発明の第二実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
【図９】 本発明の第三実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
【図１０】 本発明の第三実施例に基づく半導体集積回
路の製造の一段階における状態を示した概略断面図。
【図１１】 本発明の第三実施例に基づく半導体集積回
路の製造の一段階における状態を示した概略断面図。
【図１２】 本発明の更に別の実施例に基づく半導体集
積回路を製造する一段階における状態を示した概略断面
図。
【図１３】 本発明の更に別の実施例に基づく半導体集
積回路を製造する一段階における状態を示した概略断面
図。
【図１４】 本発明の更に別の実施例に基づく半導体集
積回路を製造する一段階における状態を示した概略断面
図。
【図１５】 本発明の更に別の実施例に基づく半導体集
積回路を製造する一段階における状態を示した概略断面
図。
【図１６】 本発明の更に別の実施例に基づく半導体集
積回路を製造する一段階における状態を示した概略断面
図。
【符号の説明】
１０ 基板 １２ 絶縁層 １４ 導電層 １６ 絶縁層 ２０ 開口 ２４ 側壁スペーサ ３２ コンタクト開口
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フ−タイ リョウ アメリカ合衆国， テキサス 75093， プラノー， クラウンデール ドライブ 5617 (72)発明者 メーディ ザマニアン アメリカ合衆国， テキサス 75010， カーロルトン， ハースストーン 2021

Claims (55)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路の製造方法において、 導電層の上に絶縁層を形成し、 特定したコンタクト寸法を有すると共に実質的に垂直な
    側壁を有する開口を前記絶縁層の選択した領域を部分的
    に貫通して形成し、 前記絶縁層上及び前記開口内にスペーサ膜を形成し、 前記スペーサ膜をエッチバックして前記開口の側壁に添
    って側壁スペーサを形成し、 前記絶縁層をエッチングして前記開口内において下側に
    存在する前記導電層を露出させる、上記各ステップを有
    しており、前記側壁スペーサを形成した後の前記開口の
    コンタクト寸法が前記側壁スペーサを形成する前の前記
    絶縁層における前記開口のコンタクト寸法よりも小さい
    ものであることを特徴とする方法。
  2. 【請求項２】 請求項１において、前記絶縁層が０．５
    μｍの程度の厚さを有していることを特徴とする方法。
  3. 【請求項３】 請求項１において、前記絶縁層が単一の
    絶縁層を有していることを特徴とする方法。
  4. 【請求項４】 請求項３において、前記単一の層がＢＰ
    ＳＧを有していることを特徴とする方法。
  5. 【請求項５】 請求項３において、前記単一の層が酸化
    物を有していることを特徴とする方法。
  6. 【請求項６】 請求項１において、前記絶縁層が一層を
    超えた数の絶縁層を有していることを特徴とする方法。
  7. 【請求項７】 請求項６において、前記絶縁層がＢＰＳ
    Ｇが上側に存在する酸化物を有していることを特徴とす
    る方法。
  8. 【請求項８】 請求項１において、前記導電層が約２，
    ０００乃至７，０００Åの間の厚さを有していることを
    特徴とする方法。
  9. 【請求項９】 請求項１において、前記導電層が金属を
    有していることを特徴とする方法。
  10. 【請求項１０】 請求項１において、前記導電層がポリ
    シリコンを有していることを特徴とする方法。
  11. 【請求項１１】 請求項１において、前記導電層が基板
    内の拡散領域を有していることを特徴とする方法。
  12. 【請求項１２】 請求項１において、前記絶縁層の選択
    した領域を部分的に貫通する開口を形成するステップが
    異方性エッチングを行なうことを特徴とする方法。
  13. 【請求項１３】 請求項１において、前記絶縁層が厚い
    絶縁層及び前記導電層の一部の上側に存在する薄いコン
    フォーマルな酸化物層を有していることを特徴とする方
    法。
  14. 【請求項１４】 請求項１３において、前記スペーサ膜
    がコンフォーマルな付着形成したポリシリコンを有して
    いることを特徴とする方法。
  15. 【請求項１５】 請求項１４において、更に、前記ポリ
    シリコンを酸化させてその酸化させたポリシリコンの厚
    さの約２倍だけ前記開口のコンタクト寸法を幅狭とさせ
    るステップを有していることを特徴とする方法。
  16. 【請求項１６】 請求項１において、前記スペーサ膜が
    約２００乃至１，０００Åの間の厚さを有していること
    を特徴とする方法。
  17. 【請求項１７】 請求項１において、前記スペーサ膜が
    酸化物を有していることを特徴とする方法。
  18. 【請求項１８】 請求項１において、前記スペーサ膜が
    窒化物を有していることを特徴とする方法。
  19. 【請求項１９】 請求項１において、前記スペーサ膜を
    エッチバックするステップが異方性エッチングを行なう
    ことを特徴とする方法。
  20. 【請求項２０】 請求項１において、前記絶縁層をエッ
    チングしてその下側に存在する導電層を露出させるステ
    ップが異方性エッチングを行なうことを特徴とする方
    法。
  21. 【請求項２１】 請求項１において、更に、前記開口を
    形成してその下側に存在する導電層を露出させた後に前
    記側壁スペーサを除去するステップを有していることを
    特徴とする方法。
  22. 【請求項２２】 請求項１において、前記側壁スペーサ
    を形成するステップが、更に、前記開口の上側部分より
    下側で前記導電層上方の前記開口の底部の高さと実質的
    に等しい高さへ前記スペーサ膜をエッチングすることを
    特徴とする方法。
  23. 【請求項２３】 半導体集積回路の製造方法において、 導電層の上にエッチストップ層を形成し、 前記エッチストップ層の上に絶縁層を形成し、 特定したコンタクト寸法を有しておりかつ実質的に垂直
    の側壁を有している開口を前記絶縁層に形成し、 前記絶縁層上及び前記開口内に前記エッチストップ層と
    実質的に同一のエッチング速度を有するスペーサ膜を形
    成し、 前記スペーサ膜及びエッチストップ層をエッチングして
    前記開口の垂直な側壁に沿って側壁スペーサを形成し且
    つ前記開口の底部において前記導電層を露出させる、上
    記各ステップを有することを特徴とする方法。
  24. 【請求項２４】 請求項２３において、前記側壁スペー
    サの上側表面が前記エッチストップ層の厚さに実質的に
    等しい距離だけ前記絶縁層の上側表面より下側に位置し
    ていることを特徴とする方法。
  25. 【請求項２５】 請求項２３において、前記エッチスト
    ップ層が約２５０乃至１，０００Åの間の厚さを有して
    いることを特徴とする方法。
  26. 【請求項２６】 請求項２３において、前記エッチスト
    ップ層が窒化物を有していることを特徴とする方法。
  27. 【請求項２７】 請求項２３において、前記スペーサ膜
    が窒化物を有していることを特徴とする方法。
  28. 【請求項２８】 請求項２３において、前記導電層近く
    の前記エッチストップ層における前記開口の前記コンタ
    クト寸法が、前記開口の上部における前記絶縁層におけ
    る前記開口のコンタクト寸法よりも小さいものであるこ
    とを特徴とする方法。
  29. 【請求項２９】 半導体集積回路の製造方法において、 導電層の上に絶縁層を形成し、 特定したコンタクト寸法を有しており且つ実質的に垂直
    な側壁を有しており且つ下側に存在する導電層を露出さ
    せる開口を前記絶縁層の選択した領域を貫通してエッチ
    ング形成し、 前記絶縁層上及び前記開口内にコンフォーマルなポリシ
    リコン層を付着形成し、 前記ポリシリコン層を酸化させてその酸化させたポリシ
    リコンの厚さの約２倍だけ前記開口のコンタクト寸法を
    幅狭とさせ、 前記酸化させたポリシリコン層のエッチバックを行なっ
    て前記絶縁層の垂直な側壁に沿って酸化させたポリシリ
    コンの側壁スペーサを形成すると共に下側に存在する導
    電層を露出させる、上記各ステップを有することを特徴
    とする方法。
  30. 【請求項３０】 請求項２９において、前記付着形成さ
    せたポリシリコン層は約１００乃至５００Åの間の厚さ
    を有していることを特徴とする方法。
  31. 【請求項３１】 請求項２９において、酸化後の前記酸
    化させたポリシリコンは約２００乃至１，０００Åの間
    の厚さを有していることを特徴とする方法。
  32. 【請求項３２】 請求項２９において、前記酸化させた
    ポリシリコンのエッチバックを行なうステップが異方性
    エッチングを行なうことを特徴とする方法。
  33. 【請求項３３】 請求項２９において、更に、前記ポリ
    シリコン層を形成する前に前記絶縁層上及び前記開口内
    に薄いコンフォーマルな酸化物層を形成するステップを
    有することを特徴とする方法。
  34. 【請求項３４】 集積回路において、 導電性要素が設けられており、 前記導電性要素の上側に絶縁層が設けられており、コン
    タクト開口が前記絶縁層を貫通して前記導電性要素の一
    部を露出しており、 前記導電性要素と前記絶縁層との間に配設されており且
    つ前記開口の側壁に隣接して前記コンタクト開口内へ部
    分的に延在してエッチストップ層が設けられており、 前記開口の側壁に隣接し且つ前記開口内へ延在するエッ
    チストップ層の上側に位置して側壁スペーサが設けられ
    ており、前記側壁スペーサは前記エッチストップ層に隣
    接している、ことを特徴とする集積回路。
  35. 【請求項３５】 請求項３４において、前記エッチスト
    ップ層が与えられたエッチャントに対して前記側壁スペ
    ーサと実質的に同一のエッチング速度を有しており、且
    つ前記エッチング速度は与えられたエッチャントに対し
    て前記導電層のエッチング速度と異なるものであること
    を特徴とする集積回路。
  36. 【請求項３６】 請求項３４において、前記側壁スペー
    サのエッチング速度が与えられたエッチャントに対して
    前記エッチストップ層のエッチング速度と実質的に同一
    であり、且つ前記エッチング速度が与えられたエッチャ
    ントに対して前記絶縁層のエッチング速度と異なるもの
    であることを特徴とする集積回路。
  37. 【請求項３７】 請求項３４において、前記エッチスト
    ップ層が窒化物を有していることを特徴とする集積回
    路。
  38. 【請求項３８】 請求項３４において、前記側壁スペー
    サが窒化物を有していることを特徴とする集積回路。
  39. 【請求項３９】 半導体集積回路の製造方法において、 導電層の上に第一絶縁層を形成し、 前記絶縁層の上にエッチストップ層を形成し、 前記エッチストップ層の上に第二絶縁層を形成し、 前記第二絶縁層をパターン形成すると共にエッチングし
    て前記第二絶縁層を貫通し前記エッチストップ層の一部
    を露出させる第一開口を形成し、 前記第二絶縁層上及び前記開口内に側壁スペーサ膜を形
    成し、 前記側壁スペーサ膜及びエッチストップ層をエッチング
    して前記開口の側部に沿って側壁スペーサを形成すると
    共に前記第一開口内において前記第一絶縁層の一部を露
    出させ、その場合に前記側壁スペーサ及びエッチストッ
    プ層が前記第一開口の側部に沿って且つ前記第二絶縁層
    の下側において隣接しており、 前記第一絶縁層を異方性エッチングして前記第二開口に
    おいて前記導電層の一部を露出させる第二開口を形成す
    る、上記各ステップを有することを特徴とする方法。
  40. 【請求項４０】 請求項３９において、更に、前記第二
    絶縁層を除去するステップを有することを特徴とする方
    法。
  41. 【請求項４１】 請求項４０において、更に、前記第二
    絶縁層を除去した後に前記側壁スペーサを除去するステ
    ップを有することを特徴とする方法。
  42. 【請求項４２】 請求項４１において、更に、前記側壁
    スペーサを除去した後に前記エッチストップ層を除去す
    るステップを有することを特徴とする方法。
  43. 【請求項４３】 請求項３９において、前記エッチスト
    ップ層及び側壁スペーサ膜が与えられたエッチャントに
    対して同様のエッチング速度を有しており、且つ前記エ
    ッチストップ層及び側壁スペーサ膜のエッチング速度が
    与えられたエッチャントに対しての前記第一及び第二絶
    縁層及び前記導電層のエッチング速度と異なるものであ
    ることを特徴とする方法。
  44. 【請求項４４】 請求項３９において、前記導電層が金
    属を有していることを特徴とする方法。
  45. 【請求項４５】 請求項３９において、前記導電層がポ
    リシリコンを有していることを特徴とする方法。
  46. 【請求項４６】 請求項３９において、前記第一絶縁層
    が酸化物を有していることを特徴とする方法。
  47. 【請求項４７】 請求項３９において、前記第二絶縁層
    が酸化物を有していることを特徴とする方法。
  48. 【請求項４８】 請求項３９において、前記エッチスト
    ップ層が１００乃至１，０００Åの程度の厚さを有して
    いることを特徴とする方法。
  49. 【請求項４９】 請求項３９において、前記エッチスト
    ップ層が窒化物を有していることを特徴とする方法。
  50. 【請求項５０】 請求項３９において、前記エッチスト
    ップ層がポリシリコンを有していることを特徴とする方
    法。
  51. 【請求項５１】 請求項３９において、前記側壁スペー
    サ膜が２００乃至１，０００Åの程度の厚さを有してい
    ることを特徴とする方法。
  52. 【請求項５２】 請求項３９において、前記側壁スペー
    サ膜が窒化物を有していることを特徴とする方法。
  53. 【請求項５３】 請求項３９において、前記側壁スペー
    サ膜がポリシリコンを有していることを特徴とする方
    法。
  54. 【請求項５４】 請求項３９において、前記第二開口の
    コンタクト寸法が前記第一開口のコンタクト寸法よりも
    小さいものであることを特徴とする方法。
  55. 【請求項５５】 請求項５４において、前記第二開口の
    コンタクト寸法が、前記開口の底部における側壁スペー
    サの幅の２倍だけ前記第一開口のコンタクト寸法よりも
    小さいものであることを特徴とする方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6998338B2 (en) 1998-09-23 2006-02-14 Infineon Technologies Ag Method of producing an integrated circuit configuration
JP2009099854A (ja) * 2007-10-18 2009-05-07 Elpida Memory Inc 縦型相変化メモリ装置の製造方法

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0997833A (ja) * 1995-07-22 1997-04-08 Ricoh Co Ltd 半導体装置とその製造方法
US6111319A (en) * 1995-12-19 2000-08-29 Stmicroelectronics, Inc. Method of forming submicron contacts and vias in an integrated circuit
KR0176199B1 (ko) * 1996-03-19 1999-04-15 김광호 반도체 소자의 접촉창 형성방법
US6337266B1 (en) 1996-07-22 2002-01-08 Micron Technology, Inc. Small electrode for chalcogenide memories
US5789277A (en) 1996-07-22 1998-08-04 Micron Technology, Inc. Method of making chalogenide memory device
DE69734871D1 (de) * 1997-05-30 2006-01-19 St Microelectronics Srl Verfahren zur Herstellung eines Germanium-implantierten bipolaren Heteroübergangtransistors
US6028363A (en) * 1997-06-04 2000-02-22 Taiwan Semiconductor Manufacturing Company Vertical via/contact
US6635407B1 (en) * 1997-10-28 2003-10-21 Texas Instruments Incorporated Two pass process for producing a fine pitch lead frame by etching
KR100396110B1 (ko) * 1998-03-10 2003-08-27 인터내셔널 비지네스 머신즈 코포레이션 이중 직경 컨택트 플러그 및 그 제조 방법
US6496352B2 (en) * 1998-06-30 2002-12-17 Texas Instruments Incorporated Post-in-crown capacitor and method of manufacture
US6228699B1 (en) * 1998-12-14 2001-05-08 Taiwan Semiconductor Manufacturing Company Cross leakage of capacitors in DRAM or embedded DRAM
TW426961B (en) * 1999-08-03 2001-03-21 United Microelectronics Corp Fabrication method of node contact hole opening
US6136695A (en) * 1999-08-04 2000-10-24 Taiwan Semiconductor Manufacturing Company Method for fabricating a self-aligned contact
US6124197A (en) * 1999-10-01 2000-09-26 Advanced Micro Devices, Inc. Adjusting the size of conductive lines based upon contact size
JP2001110782A (ja) * 1999-10-12 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
US6551923B1 (en) 1999-11-01 2003-04-22 Advanced Micro Devices, Inc. Dual width contact for charge gain reduction
US6441418B1 (en) * 1999-11-01 2002-08-27 Advanced Micro Devices, Inc. Spacer narrowed, dual width contact for charge gain reduction
JP3547364B2 (ja) * 2000-04-21 2004-07-28 シャープ株式会社 半導体装置の製造方法
US6413792B1 (en) 2000-04-24 2002-07-02 Eagle Research Development, Llc Ultra-fast nucleic acid sequencing device and a method for making and using the same
US7001792B2 (en) * 2000-04-24 2006-02-21 Eagle Research & Development, Llc Ultra-fast nucleic acid sequencing device and a method for making and using the same
US8232582B2 (en) 2000-04-24 2012-07-31 Life Technologies Corporation Ultra-fast nucleic acid sequencing device and a method for making and using the same
DE10030442B4 (de) * 2000-06-22 2006-01-12 Infineon Technologies Ag Verbindungselement in einem integrierten Schaltkreis
US6358800B1 (en) * 2000-09-18 2002-03-19 Vanguard International Semiconductor Corporation Method of forming a MOSFET with a recessed-gate having a channel length beyond photolithography limit
DE10052419B4 (de) * 2000-10-23 2006-10-19 Infineon Technologies Ag Verfahren zur Herstellung mikromechanischer Bauelemente
US6869879B1 (en) * 2000-11-03 2005-03-22 Advancedmicro Devices, Inc. Method for forming conductive interconnects
US6972448B2 (en) * 2000-12-31 2005-12-06 Texas Instruments Incorporated Sub-lithographics opening for back contact or back gate
AU2002241810A1 (en) * 2001-01-04 2002-07-16 Eagle Research And Development, Llc Method of patterning a mask on the surface of a substrate and product manufactured thereby
US6660456B2 (en) 2001-06-27 2003-12-09 International Business Machines Corporation Technique for the size reduction of vias and other images in semiconductor chips
KR100428791B1 (ko) * 2002-04-17 2004-04-28 삼성전자주식회사 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법
KR20040000752A (ko) * 2002-06-25 2004-01-07 동부전자 주식회사 반도체 소자의 제조 방법
US6924221B2 (en) * 2002-12-03 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated process flow to improve copper filling in a damascene structure
CN1299349C (zh) * 2004-04-28 2007-02-07 联华电子股份有限公司 双镶嵌工艺中两阶段去除介层洞光刻胶的方法
US20060019497A1 (en) * 2004-07-22 2006-01-26 Zhizhang Chen Reduced feature-size memory devices and methods for fabricating the same
KR100611776B1 (ko) * 2004-10-06 2006-08-10 주식회사 하이닉스반도체 반도체 소자 제조 방법
DE102005020132B4 (de) * 2005-04-29 2011-01-27 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung selbstjustierter Durchführungen in einer Metallisierungsschicht
US7488680B2 (en) 2005-08-30 2009-02-10 International Business Machines Corporation Conductive through via process for electronic device carriers
US20080113483A1 (en) * 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
JP4389962B2 (ja) * 2007-04-26 2009-12-24 ソニー株式会社 半導体装置、電子機器、および半導体装置の製造方法
KR101033222B1 (ko) * 2007-06-29 2011-05-06 주식회사 하이닉스반도체 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법
WO2009093102A1 (en) * 2008-01-23 2009-07-30 Freescale Semiconductor, Inc. Method of forming openings in a semiconductor device and a semiconductor device fabricated by the method
DE102009023251B4 (de) * 2009-05-29 2011-02-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines Kontaktelements mit großem Aspektverhältnis und mit einer günstigeren Form in einem Halbleiterbauelement zur Verbesserung der Abscheidung einer Beschichtung
US9018090B2 (en) * 2011-10-10 2015-04-28 International Business Machines Corporation Borderless self-aligned metal contact patterning using printable dielectric materials
FR3064399B1 (fr) * 2017-03-22 2019-05-03 Stmicroelectronics (Crolles 2) Sas Transistor quantique vertical
CN114664790B (zh) * 2022-05-24 2022-08-09 合肥晶合集成电路股份有限公司 一种集成电路结构及其形成方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4835778A (ja) * 1971-09-09 1973-05-26
JPS5750429A (en) * 1980-09-12 1982-03-24 Nec Corp Manufacture of semiconductor device
US4472240A (en) * 1981-08-21 1984-09-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device
US4720908A (en) * 1984-07-11 1988-01-26 Texas Instruments Incorporated Process for making contacts and interconnects for holes having vertical sidewalls
US4656732A (en) * 1984-09-26 1987-04-14 Texas Instruments Incorporated Integrated circuit fabrication process
US4677739A (en) * 1984-11-29 1987-07-07 Texas Instruments Incorporated High density CMOS integrated circuit manufacturing process
JPS62133713A (ja) * 1985-12-06 1987-06-16 Hitachi Ltd 電極形成方法およびその電極
US5067002A (en) * 1987-01-30 1991-11-19 Motorola, Inc. Integrated circuit structures having polycrystalline electrode contacts
US4960732A (en) * 1987-02-19 1990-10-02 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
GB2206729B (en) * 1987-07-01 1990-10-24 British Aerospace A method of forming electrical contacts in a multi-level interconnect system
US5094079A (en) * 1987-10-22 1992-03-10 Automotive Products Plc Master cylinder assembly
US4962414A (en) * 1988-02-11 1990-10-09 Sgs-Thomson Microelectronics, Inc. Method for forming a contact VIA
US4872050A (en) * 1988-03-15 1989-10-03 Mitsubishi Denki Kabushiki Kaisha Interconnection structure in semiconductor device and manufacturing method of the same
JP2675572B2 (ja) * 1988-03-31 1997-11-12 株式会社東芝 半導体集積回路の製造方法
US4994410A (en) * 1988-04-04 1991-02-19 Motorola, Inc. Method for device metallization by forming a contact plug and interconnect using a silicide/nitride process
US4837183A (en) * 1988-05-02 1989-06-06 Motorola Inc. Semiconductor device metallization process
JPH01289142A (ja) * 1988-05-16 1989-11-21 Nippon Telegr & Teleph Corp <Ntt> 垂直配線構造
FR2634317A1 (fr) * 1988-07-12 1990-01-19 Philips Nv Procede pour fabriquer un dispositif semiconducteur ayant au moins un niveau de prise de contact a travers des ouvertures de contact de petites dimensions
IT1225631B (it) * 1988-11-16 1990-11-22 Sgs Thomson Microelectronics Rastremazione di fori attraverso strati dielettrici per formare contatti in dispositivi integrati.
JPH02231712A (ja) * 1989-03-03 1990-09-13 Mitsubishi Electric Corp 半導体装置の製造方法
EP0388563B1 (en) * 1989-03-24 1994-12-14 STMicroelectronics, Inc. Method for forming a contact/VIA
US5117273A (en) * 1990-11-16 1992-05-26 Sgs-Thomson Microelectronics, Inc. Contact for integrated circuits
US5270254A (en) * 1991-03-27 1993-12-14 Sgs-Thomson Microelectronics, Inc. Integrated circuit metallization with zero contact enclosure requirements and method of making the same
US5120679A (en) * 1991-06-04 1992-06-09 Vlsi Technology, Inc. Anti-fuse structures and methods for making same
JP3166221B2 (ja) * 1991-07-23 2001-05-14 日本電気株式会社 半導体装置及びその製造方法
US5294295A (en) * 1991-10-31 1994-03-15 Vlsi Technology, Inc. Method for moisture sealing integrated circuits using silicon nitride spacer protection of oxide passivation edges
JPH0629406A (ja) * 1991-11-18 1994-02-04 Sony Corp コンタクト構造及びそのコンタクト形成方法
US5384483A (en) * 1992-02-28 1995-01-24 Sgs-Thomson Microelectronics, Inc. Planarizing glass layer spaced from via holes
US5321211A (en) * 1992-04-30 1994-06-14 Sgs-Thomson Microelectronics, Inc. Integrated circuit via structure
US5262352A (en) * 1992-08-31 1993-11-16 Motorola, Inc. Method for forming an interconnection structure for conductive layers
KR100260577B1 (ko) * 1992-09-09 2000-08-01 김영환 자기정렬형 콘택 형성방법
KR0136569B1 (ko) * 1992-10-24 1998-04-29 김주용 고집적 반도체 소자의 콘택홀 형성 방법
JP2787646B2 (ja) * 1992-11-27 1998-08-20 三菱電機株式会社 半導体装置の製造方法
US5514900A (en) * 1994-03-31 1996-05-07 Crosspoint Solutions, Inc. Mutlilayered antifuse with intermediate metal layer
US5439838A (en) * 1994-09-14 1995-08-08 United Microelectronics Corporation Method of thinning for EEPROM tunneling oxide device
US5512785A (en) * 1994-11-30 1996-04-30 Motorola, Inc. Semiconducter device having an emitter terminal separated from a base terminal by a composite nitride/oxide layer
US5614765A (en) * 1995-06-07 1997-03-25 Advanced Micro Devices, Inc. Self aligned via dual damascene
KR0186085B1 (ko) * 1995-09-02 1999-04-15 문정환 배선 형성방법
US5658830A (en) * 1996-07-12 1997-08-19 Vanguard International Semiconductor Corporation Method for fabricating interconnecting lines and contacts using conformal deposition

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6998338B2 (en) 1998-09-23 2006-02-14 Infineon Technologies Ag Method of producing an integrated circuit configuration
JP2009099854A (ja) * 2007-10-18 2009-05-07 Elpida Memory Inc 縦型相変化メモリ装置の製造方法

Also Published As

Publication number Publication date
US6033980A (en) 2000-03-07
EP0780894A2 (en) 1997-06-25
EP0780894A3 (en) 1997-08-27
US5847460A (en) 1998-12-08

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