JPH08153795A - コンタクト孔の形成方法 - Google Patents
コンタクト孔の形成方法Info
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- JPH08153795A JPH08153795A JP6319188A JP31918894A JPH08153795A JP H08153795 A JPH08153795 A JP H08153795A JP 6319188 A JP6319188 A JP 6319188A JP 31918894 A JP31918894 A JP 31918894A JP H08153795 A JPH08153795 A JP H08153795A
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Abstract
(57)【要約】
【目的】 導電層から合わせ余裕を省略して微細化を達
成することと、合わせずれに起因する歩留りの低下を防
止することとを、両立させる。 【構成】 途中の深さまで開孔したコンタクト孔１２の
内側面に、ＳｉＯ2 膜２３から成る側壁を形成し、この
側壁をマスクにして、配線１１に達するまでコンタクト
孔１２を開孔する。このため、配線１１に達しているコ
ンタクト孔１２の底部の径が小さくなり、コンタクト孔
１２をその途中の深さまで開孔する際のリソグラフィで
合わせずれが生じても、この合わせずれが側壁の幅以内
であれば、コンタクト孔１２の底部を配線１１上にのみ
形成することができる。
成することと、合わせずれに起因する歩留りの低下を防
止することとを、両立させる。 【構成】 途中の深さまで開孔したコンタクト孔１２の
内側面に、ＳｉＯ2 膜２３から成る側壁を形成し、この
側壁をマスクにして、配線１１に達するまでコンタクト
孔１２を開孔する。このため、配線１１に達しているコ
ンタクト孔１２の底部の径が小さくなり、コンタクト孔
１２をその途中の深さまで開孔する際のリソグラフィで
合わせずれが生じても、この合わせずれが側壁の幅以内
であれば、コンタクト孔１２の底部を配線１１上にのみ
形成することができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、半導体装置におけ
るコンタクト孔の形成方法に関するものである。
るコンタクト孔の形成方法に関するものである。
【０００２】
【従来の技術】図３は、本願の発明の一従来例で形成さ
れたコンタクト孔を有する２種類の半導体装置を示して
いる。これらの半導体装置の何れにおいても、下層側の
配線１１に対してコンタクト孔１２が形成されており、
上層側の配線１３がコンタクト孔１２を介して下層側の
配線１１に接続されている。
れたコンタクト孔を有する２種類の半導体装置を示して
いる。これらの半導体装置の何れにおいても、下層側の
配線１１に対してコンタクト孔１２が形成されており、
上層側の配線１３がコンタクト孔１２を介して下層側の
配線１１に接続されている。
【０００３】ところで、図３（ａ）に示す半導体装置で
は、コンタクト孔１２に対する合わせ余裕１４が配線１
１に設けられているのに対して、図３（ｂ）に示す半導
体装置では、この合わせ余裕１４が設けられていない。
このため、図３（ａ）と図３（ｂ）との比較からも明ら
かな様に、図３（ａ）に示す半導体装置では、配線１１
の幅が広くて微細化が困難であるのに対して、図３
（ｂ）に示す半導体装置では、配線１１の幅が狭くて微
細化が容易である。
は、コンタクト孔１２に対する合わせ余裕１４が配線１
１に設けられているのに対して、図３（ｂ）に示す半導
体装置では、この合わせ余裕１４が設けられていない。
このため、図３（ａ）と図３（ｂ）との比較からも明ら
かな様に、図３（ａ）に示す半導体装置では、配線１１
の幅が広くて微細化が困難であるのに対して、図３
（ｂ）に示す半導体装置では、配線１１の幅が狭くて微
細化が容易である。
【０００４】しかし、図３（ｂ）及び図４（ａ）に示す
様に配線１１に対する合わせずれがコンタクト孔１２に
生じない場合は殆どなく、現実には、図４（ｂ）に示す
様に合わせずれが生じる。
様に配線１１に対する合わせずれがコンタクト孔１２に
生じない場合は殆どなく、現実には、図４（ｂ）に示す
様に合わせずれが生じる。
【０００５】そして、この様に合わせずれが生じた場合
に、配線１１に合わせ余裕１４が設けられていなけれ
ば、図４（ｂ）からも明らかな様に、配線１１を覆って
いる層間絶縁膜としてのＳｉＯ2 膜１５にコンタクト孔
１２が開孔されるのみならず、配線１１の下地になって
いるＳｉＯ2 膜１６にもオーバエッチングによってコン
タクト孔１２が開孔されて、ＳｉＯ2 膜１６の下層の配
線１７や半導体基板にコンタクト孔１２が達する。
に、配線１１に合わせ余裕１４が設けられていなけれ
ば、図４（ｂ）からも明らかな様に、配線１１を覆って
いる層間絶縁膜としてのＳｉＯ2 膜１５にコンタクト孔
１２が開孔されるのみならず、配線１１の下地になって
いるＳｉＯ2 膜１６にもオーバエッチングによってコン
タクト孔１２が開孔されて、ＳｉＯ2 膜１６の下層の配
線１７や半導体基板にコンタクト孔１２が達する。
【０００６】このため、コンタクト孔１２を配線１３で
埋めると、ＳｉＯ2 膜１６を貫通しているコンタクト孔
１２を介して配線１１、１３と配線１７とが短絡して、
半導体装置が正常には動作しなくなる。従って、配線１
１に合わせ余裕１４が設けられていなければ、半導体装
置の歩留りが低かった。
埋めると、ＳｉＯ2 膜１６を貫通しているコンタクト孔
１２を介して配線１１、１３と配線１７とが短絡して、
半導体装置が正常には動作しなくなる。従って、配線１
１に合わせ余裕１４が設けられていなければ、半導体装
置の歩留りが低かった。
【０００７】
【発明が解決しようとする課題】つまり、図３、４に示
した一従来例によるコンタクト孔の形成方法では、合わ
せ余裕１４を配線１１から省略して半導体装置の微細化
を達成することと、合わせずれに起因する半導体装置の
歩留りの低下を防止することとを、両立させることが困
難であった。そして、この困難性は、設計ルールの微細
化と共に高まっている。
した一従来例によるコンタクト孔の形成方法では、合わ
せ余裕１４を配線１１から省略して半導体装置の微細化
を達成することと、合わせずれに起因する半導体装置の
歩留りの低下を防止することとを、両立させることが困
難であった。そして、この困難性は、設計ルールの微細
化と共に高まっている。
【０００８】
【課題を解決するための手段】請求項１のコンタクト孔
の形成方法は、導電層１１を覆っている層間絶縁膜１５
に、前記導電層１１に対するコンタクト孔１２をその途
中の深さまで開孔する工程と、途中の深さまで開孔した
前記コンタクト孔１２の内側面に側壁２３、２５を形成
する工程と、前記側壁２３、２５をマスクにして、前記
導電層１１に達するまで前記コンタクト孔１２を開孔す
る工程とを有することを特徴としている。
の形成方法は、導電層１１を覆っている層間絶縁膜１５
に、前記導電層１１に対するコンタクト孔１２をその途
中の深さまで開孔する工程と、途中の深さまで開孔した
前記コンタクト孔１２の内側面に側壁２３、２５を形成
する工程と、前記側壁２３、２５をマスクにして、前記
導電層１１に達するまで前記コンタクト孔１２を開孔す
る工程とを有することを特徴としている。
【０００９】請求項２のコンタクト孔の形成方法は、請
求項１のコンタクト孔の形成方法において、前記層間絶
縁膜１５上にマスク層２１を形成する工程と、前記マス
ク層２１及び前記層間絶縁膜１５に、前記コンタクト孔
１２をその途中の深さまで開孔する工程と、途中の深さ
まで開孔した前記コンタクト孔１２の内側面に側壁２
３、２５を形成する工程と、前記マスク層２１及び前記
側壁２３、２５をマスクにして、前記導電層１１に達す
るまで前記コンタクト孔１２を開孔する工程とを有する
ことを特徴としている。
求項１のコンタクト孔の形成方法において、前記層間絶
縁膜１５上にマスク層２１を形成する工程と、前記マス
ク層２１及び前記層間絶縁膜１５に、前記コンタクト孔
１２をその途中の深さまで開孔する工程と、途中の深さ
まで開孔した前記コンタクト孔１２の内側面に側壁２
３、２５を形成する工程と、前記マスク層２１及び前記
側壁２３、２５をマスクにして、前記導電層１１に達す
るまで前記コンタクト孔１２を開孔する工程とを有する
ことを特徴としている。
【００１０】請求項３のコンタクト孔の形成方法は、請
求項１または２のコンタクト孔の形成方法において、前
記層間絶縁膜１５を形成している材料に対してエッチン
グ選択性を有しない材料で前記側壁２３を形成すること
を特徴としている。
求項１または２のコンタクト孔の形成方法において、前
記層間絶縁膜１５を形成している材料に対してエッチン
グ選択性を有しない材料で前記側壁２３を形成すること
を特徴としている。
【００１１】請求項４のコンタクト孔の形成方法は、請
求項１または２のコンタクト孔の形成方法において、前
記層間絶縁膜１５を形成している材料に対してエッチン
グ選択性を有する材料で前記側壁２５を形成することを
特徴としている。
求項１または２のコンタクト孔の形成方法において、前
記層間絶縁膜１５を形成している材料に対してエッチン
グ選択性を有する材料で前記側壁２５を形成することを
特徴としている。
【００１２】
【作用】請求項１のコンタクト孔の形成方法では、途中
の深さまで開孔したコンタクト孔１２の内側面に側壁２
３、２５を形成しているので、この側壁２３、２５によ
ってコンタクト孔１２の径が小さくなる。そして、側壁
２３、２５をマスクにして、導電層１１に達するまでコ
ンタクト孔１２を開孔しているので、途中の深さまで開
孔した時点のコンタクト孔１２の径よりも導電層１１に
達しているコンタクト孔１２の底部の径の方が小さくな
る。
の深さまで開孔したコンタクト孔１２の内側面に側壁２
３、２５を形成しているので、この側壁２３、２５によ
ってコンタクト孔１２の径が小さくなる。そして、側壁
２３、２５をマスクにして、導電層１１に達するまでコ
ンタクト孔１２を開孔しているので、途中の深さまで開
孔した時点のコンタクト孔１２の径よりも導電層１１に
達しているコンタクト孔１２の底部の径の方が小さくな
る。
【００１３】しかも、側壁２３、２５はコンタクト孔１
２の内側面に自己整合的に形成することができるので、
途中の深さまで開孔した時点のコンタクト孔１２に対し
て自己整合的に、径が小さな底部を形成することができ
る。このため、コンタクト孔１２をその途中の深さまで
開孔する際のリソグラフィで導電層１１に対して合わせ
ずれが生じても、この合わせずれが側壁２３、２５の幅
以内であれば、コンタクト孔１２の底部を導電層１１上
にのみ形成することができる。
２の内側面に自己整合的に形成することができるので、
途中の深さまで開孔した時点のコンタクト孔１２に対し
て自己整合的に、径が小さな底部を形成することができ
る。このため、コンタクト孔１２をその途中の深さまで
開孔する際のリソグラフィで導電層１１に対して合わせ
ずれが生じても、この合わせずれが側壁２３、２５の幅
以内であれば、コンタクト孔１２の底部を導電層１１上
にのみ形成することができる。
【００１４】請求項２のコンタクト孔の形成方法では、
導電層１１に達するまでコンタクト孔１２を開孔する際
のマスクにするマスク層２１を層間絶縁膜１５上に形成
しているので、コンタクト孔１２をその途中の深さまで
開孔する際にリソグラフィが必要なだけであって、導電
層１１に達するまでコンタクト孔１２を開孔する際には
リソグラフィが不要である。
導電層１１に達するまでコンタクト孔１２を開孔する際
のマスクにするマスク層２１を層間絶縁膜１５上に形成
しているので、コンタクト孔１２をその途中の深さまで
開孔する際にリソグラフィが必要なだけであって、導電
層１１に達するまでコンタクト孔１２を開孔する際には
リソグラフィが不要である。
【００１５】請求項３のコンタクト孔の形成方法では、
途中の深さまで開孔したコンタクト孔１２の内側面に側
壁２３を形成する工程と、導電層１１に達するまでコン
タクト孔１２を開孔する工程とを、同一の条件で連続的
に行うことができる。
途中の深さまで開孔したコンタクト孔１２の内側面に側
壁２３を形成する工程と、導電層１１に達するまでコン
タクト孔１２を開孔する工程とを、同一の条件で連続的
に行うことができる。
【００１６】請求項４のコンタクト孔の形成方法では、
導電層１１に達するまでコンタクト孔１２を開孔しても
側壁２５が形成当初のまま残り、この側壁２５の幅だけ
コンタクト孔１２の径が実質的に縮小される。
導電層１１に達するまでコンタクト孔１２を開孔しても
側壁２５が形成当初のまま残り、この側壁２５の幅だけ
コンタクト孔１２の径が実質的に縮小される。
【００１７】
【実施例】以下、多層配線を有する半導体装置における
コンタクト孔の形成に適用した本願の発明の第１及び第
２実施例を、図１、２を参照しながら説明する。なお、
図１、２に示す第１及び第２実施例のうちで、図３、４
に示した一従来例と対応する構成部分には、これらの図
３、４と同一の符号を付してある。
コンタクト孔の形成に適用した本願の発明の第１及び第
２実施例を、図１、２を参照しながら説明する。なお、
図１、２に示す第１及び第２実施例のうちで、図３、４
に示した一従来例と対応する構成部分には、これらの図
３、４と同一の符号を付してある。
【００１８】図１が、第１実施例を示している。この第
１実施例では、図１（ａ）に示す様に、多結晶Ｓｉ膜を
パターニングして幅が０．４μｍ程度である下層側の配
線１１を形成した後、層間絶縁膜として、膜厚が０．６
μｍ程度のＳｉＯ2 膜１５をプラズマＣＶＤ法で全面に
堆積させる。そして、膜厚が１００ｎｍ程度のＴｉ膜２
１をスパッタ法でＳｉＯ2 膜１５上の全面に形成する。
１実施例では、図１（ａ）に示す様に、多結晶Ｓｉ膜を
パターニングして幅が０．４μｍ程度である下層側の配
線１１を形成した後、層間絶縁膜として、膜厚が０．６
μｍ程度のＳｉＯ2 膜１５をプラズマＣＶＤ法で全面に
堆積させる。そして、膜厚が１００ｎｍ程度のＴｉ膜２
１をスパッタ法でＳｉＯ2 膜１５上の全面に形成する。
【００１９】次に、図１（ｂ）に示す様に、フォトリソ
グラフィによって、径が０．４μｍ程度であるコンタク
ト孔のパターンを有するレジスト２２をＴｉ膜２１上に
形成する。従って、レジスト２２に形成したコンタクト
孔のパターンの径と配線１１の幅とが、互いに略等し
い。
グラフィによって、径が０．４μｍ程度であるコンタク
ト孔のパターンを有するレジスト２２をＴｉ膜２１上に
形成する。従って、レジスト２２に形成したコンタクト
孔のパターンの径と配線１１の幅とが、互いに略等し
い。
【００２０】次に、図１（ｃ）に示す様に、レジスト２
２をマスクにしてＴｉ膜２１をドライエッチングし、更
に引き続き０．３μｍ程度の深さまでＳｉＯ2 膜１５を
ドライエッチングして、コンタクト孔１２をその途中の
深さまで開孔する。その後、レジスト２２を除去する。
２をマスクにしてＴｉ膜２１をドライエッチングし、更
に引き続き０．３μｍ程度の深さまでＳｉＯ2 膜１５を
ドライエッチングして、コンタクト孔１２をその途中の
深さまで開孔する。その後、レジスト２２を除去する。
【００２１】次に、図１（ｄ）に示す様に、膜厚が１５
０ｎｍ程度のＳｉＯ2 膜２３をＣＶＤ法で全面に堆積さ
せる。なお、Ｔｉ膜２１上及びコンタクト孔１２の底面
上におけるＳｉＯ2 膜２３の膜厚は１５０ｎｍ程度であ
るが、コンタクト孔１２の内側面におけるＳｉＯ2 膜２
３の膜厚は１００ｎｍ程度になり、従って、コンタクト
孔１２内におけるＳｉＯ2 膜２３の内径は０．２μｍ程
度になる。
０ｎｍ程度のＳｉＯ2 膜２３をＣＶＤ法で全面に堆積さ
せる。なお、Ｔｉ膜２１上及びコンタクト孔１２の底面
上におけるＳｉＯ2 膜２３の膜厚は１５０ｎｍ程度であ
るが、コンタクト孔１２の内側面におけるＳｉＯ2 膜２
３の膜厚は１００ｎｍ程度になり、従って、コンタクト
孔１２内におけるＳｉＯ2 膜２３の内径は０．２μｍ程
度になる。
【００２２】次に、図１（ｅ）に示す様に、ＳｉＯ2 膜
２３の全面に対して異方性エッチングを行うと、Ｔｉ膜
２１上及びコンタクト孔１２の底部におけるＳｉＯ2 膜
２３が除去されると共に、コンタクト孔１２の内側面に
のみ自己整合的にＳｉＯ2 膜２３が側壁として残る。
２３の全面に対して異方性エッチングを行うと、Ｔｉ膜
２１上及びコンタクト孔１２の底部におけるＳｉＯ2 膜
２３が除去されると共に、コンタクト孔１２の内側面に
のみ自己整合的にＳｉＯ2 膜２３が側壁として残る。
【００２３】そして、引き続きＳｉＯ2 膜２３、１５に
対して異方性エッチングを行うが、Ｔｉ膜２１がマスク
になってこのＴｉ膜２１下のＳｉＯ2 膜１５はエッチン
グされず、ＳｉＯ2 膜２３が側壁として残っている部分
ではこのＳｉＯ2 膜２３がまずエッチングされるので、
ＳｉＯ2 膜２３がマスクになってこのＳｉＯ2 膜２３下
のＳｉＯ2 膜１５もエッチングされない。
対して異方性エッチングを行うが、Ｔｉ膜２１がマスク
になってこのＴｉ膜２１下のＳｉＯ2 膜１５はエッチン
グされず、ＳｉＯ2 膜２３が側壁として残っている部分
ではこのＳｉＯ2 膜２３がまずエッチングされるので、
ＳｉＯ2 膜２３がマスクになってこのＳｉＯ2 膜２３下
のＳｉＯ2 膜１５もエッチングされない。
【００２４】従って、結局、ＳｉＯ2 膜１５のうちで
は、側壁としてのＳｉＯ2 膜２３に囲まれている部分の
みがエッチングされて、開口部の径が０．４μｍ程度で
あり配線１１に達している底部の径が０．２μｍ程度で
ある段差付きのコンタクト孔１２が開孔される。
は、側壁としてのＳｉＯ2 膜２３に囲まれている部分の
みがエッチングされて、開口部の径が０．４μｍ程度で
あり配線１１に達している底部の径が０．２μｍ程度で
ある段差付きのコンタクト孔１２が開孔される。
【００２５】次に、図１（ｆ）に示す様に、レジスト２
４をマスクにして上層側の配線１３をパターニングし、
更に、図１（ｇ）に示す様に、再びレジスト２４をマス
クにしてＴｉ膜２１を除去した後、このレジスト２４を
除去する。
４をマスクにして上層側の配線１３をパターニングし、
更に、図１（ｇ）に示す様に、再びレジスト２４をマス
クにしてＴｉ膜２１を除去した後、このレジスト２４を
除去する。
【００２６】以上の様な第１実施例では、図１（ｂ）か
らも明らかな様に、コンタクト孔１２に対する合わせ余
裕が配線１１に設けられていない。しかし、図１（ｅ）
からも明らかな様に、側壁としてのＳｉＯ2 膜２３の幅
である０．１μｍ程度以内であれば、配線１１に対する
合わせずれがコンタクト孔１２に生じても、コンタクト
孔１２の底部が配線１１からずれることはない。従っ
て、側壁としてのＳｉＯ2 膜２３の幅つまりＳｉＯ2 膜
２３の膜厚を調整することによって、コンタクト孔１２
が配線１１からずれることを防止することができる。
らも明らかな様に、コンタクト孔１２に対する合わせ余
裕が配線１１に設けられていない。しかし、図１（ｅ）
からも明らかな様に、側壁としてのＳｉＯ2 膜２３の幅
である０．１μｍ程度以内であれば、配線１１に対する
合わせずれがコンタクト孔１２に生じても、コンタクト
孔１２の底部が配線１１からずれることはない。従っ
て、側壁としてのＳｉＯ2 膜２３の幅つまりＳｉＯ2 膜
２３の膜厚を調整することによって、コンタクト孔１２
が配線１１からずれることを防止することができる。
【００２７】図２が、第２実施例を示している。この第
２実施例でも、図２（ａ）〜（ｃ）に示す様に、コンタ
クト孔１２をその途中の深さまで開孔し、更にレジスト
２２を除去するまでは、図１に示した第１実施例と実質
的に同様の工程を実行する。しかし、この第２実施例で
は、その後、図２（ｄ）に示す様に、３００℃程度の温
度のプラズマＣＶＤ法で、膜厚が２００ｎｍ程度の非晶
質Ｓｉ膜２５を全面に堆積させる。
２実施例でも、図２（ａ）〜（ｃ）に示す様に、コンタ
クト孔１２をその途中の深さまで開孔し、更にレジスト
２２を除去するまでは、図１に示した第１実施例と実質
的に同様の工程を実行する。しかし、この第２実施例で
は、その後、図２（ｄ）に示す様に、３００℃程度の温
度のプラズマＣＶＤ法で、膜厚が２００ｎｍ程度の非晶
質Ｓｉ膜２５を全面に堆積させる。
【００２８】次に、図２（ｅ）に示す様に、非晶質Ｓｉ
膜２５の全面に対して異方性エッチングを行って、コン
タクト孔１２の内側面にのみ自己整合的に非晶質Ｓｉ膜
２５を側壁として残す。
膜２５の全面に対して異方性エッチングを行って、コン
タクト孔１２の内側面にのみ自己整合的に非晶質Ｓｉ膜
２５を側壁として残す。
【００２９】次に、図２（ｆ）に示す様に、今度はＳｉ
Ｏ2 膜１５に対して異方性エッチングを行うが、ＳｉＯ
2 膜１５に対するエッチング選択比の高いＴｉ膜２１や
非晶質Ｓｉ膜２５は殆どエッチングされない。このた
め、これらのＴｉ膜２１及び非晶質Ｓｉ膜２５がマスク
になって、ＳｉＯ2 膜１５のうちで側壁としての非晶質
Ｓｉ膜２５に囲まれている部分のみがエッチングされ
て、配線１１に達しており径が０．２μｍ程度であるコ
ンタクト孔１２が開孔される。
Ｏ2 膜１５に対して異方性エッチングを行うが、ＳｉＯ
2 膜１５に対するエッチング選択比の高いＴｉ膜２１や
非晶質Ｓｉ膜２５は殆どエッチングされない。このた
め、これらのＴｉ膜２１及び非晶質Ｓｉ膜２５がマスク
になって、ＳｉＯ2 膜１５のうちで側壁としての非晶質
Ｓｉ膜２５に囲まれている部分のみがエッチングされ
て、配線１１に達しており径が０．２μｍ程度であるコ
ンタクト孔１２が開孔される。
【００３０】次に、図２（ｇ）に示す様に、レジスト２
４をマスクにして上層側の配線１３をパターニングし、
更に、図２（ｈ）に示す様に、再びレジスト２４をマス
クにしてＴｉ膜２１を除去した後、このレジスト２４を
除去する。
４をマスクにして上層側の配線１３をパターニングし、
更に、図２（ｈ）に示す様に、再びレジスト２４をマス
クにしてＴｉ膜２１を除去した後、このレジスト２４を
除去する。
【００３１】以上の様な第２実施例では、図２（ｆ）か
らも明らかな様に、側壁としての非晶質Ｓｉ膜２５が形
成当初のまま残り、この非晶質Ｓｉ膜２５の幅だけコン
タクト孔１２の径が実質的に縮小される。このため、非
晶質Ｓｉ膜２５の幅を調整することによってコンタクト
孔１２の径を実質的に調整することができ、微細なコン
タクト孔１２でも形成することができる。
らも明らかな様に、側壁としての非晶質Ｓｉ膜２５が形
成当初のまま残り、この非晶質Ｓｉ膜２５の幅だけコン
タクト孔１２の径が実質的に縮小される。このため、非
晶質Ｓｉ膜２５の幅を調整することによってコンタクト
孔１２の径を実質的に調整することができ、微細なコン
タクト孔１２でも形成することができる。
【００３２】なお、以上の第１及び第２実施例の何れに
おいても、ＳｉＯ2 膜１５を層間絶縁膜とし、ＳｉＯ2
膜１５に対するエッチングのマスク層としてＴｉ膜２１
を用いたが、これらとは異なる材料から成る層間絶縁膜
及びマスク層を用いることもできる。また、上述の第２
実施例では、ＳｉＯ2 膜１５に対するエッチング選択比
の高い非晶質Ｓｉ膜２５で側壁を形成したが、ＳｉＯ2
膜１５に対するエッチング選択比の高い他の材料から成
る膜で側壁を形成することもできる。
おいても、ＳｉＯ2 膜１５を層間絶縁膜とし、ＳｉＯ2
膜１５に対するエッチングのマスク層としてＴｉ膜２１
を用いたが、これらとは異なる材料から成る層間絶縁膜
及びマスク層を用いることもできる。また、上述の第２
実施例では、ＳｉＯ2 膜１５に対するエッチング選択比
の高い非晶質Ｓｉ膜２５で側壁を形成したが、ＳｉＯ2
膜１５に対するエッチング選択比の高い他の材料から成
る膜で側壁を形成することもできる。
【００３３】更に、以上の第１及び第２実施例の何れ
も、多層配線を有する半導体装置におけるコンタクト孔
の形成に本願の発明を適用したものであるが、例えば、
半導体基板の拡散層に接続される単層配線を有する半導
体装置におけるコンタクト孔の形成にも本願の発明を当
然に適用することができる。
も、多層配線を有する半導体装置におけるコンタクト孔
の形成に本願の発明を適用したものであるが、例えば、
半導体基板の拡散層に接続される単層配線を有する半導
体装置におけるコンタクト孔の形成にも本願の発明を当
然に適用することができる。
【００３４】
【発明の効果】請求項１のコンタクト孔の形成方法で
は、コンタクト孔をその途中の深さまで開孔する際のリ
ソグラフィで導電層に対して合わせずれが生じても、こ
の合わせずれが側壁の幅以内であれば、コンタクト孔の
底部を導電層上にのみ形成することができる。従って、
側壁の幅を調整することによって、導電層から合わせ余
裕を省略して半導体装置の微細化を達成することと、合
わせずれに起因する半導体装置の歩留りの低下を防止す
ることとを、両立させることができる。
は、コンタクト孔をその途中の深さまで開孔する際のリ
ソグラフィで導電層に対して合わせずれが生じても、こ
の合わせずれが側壁の幅以内であれば、コンタクト孔の
底部を導電層上にのみ形成することができる。従って、
側壁の幅を調整することによって、導電層から合わせ余
裕を省略して半導体装置の微細化を達成することと、合
わせずれに起因する半導体装置の歩留りの低下を防止す
ることとを、両立させることができる。
【００３５】請求項２のコンタクト孔の形成方法では、
コンタクト孔をその途中の深さまで開孔する際にリソグ
ラフィが必要なだけであって、導電層に達するまでコン
タクト孔を開孔する際にはリソグラフィが不要であるの
で、プロセスが簡易でありコストも低くてよい。
コンタクト孔をその途中の深さまで開孔する際にリソグ
ラフィが必要なだけであって、導電層に達するまでコン
タクト孔を開孔する際にはリソグラフィが不要であるの
で、プロセスが簡易でありコストも低くてよい。
【００３６】請求項３のコンタクト孔の形成方法では、
途中の深さまで開孔したコンタクト孔の内側面に側壁を
形成する工程と、導電層に達するまでコンタクト孔を開
孔する工程とを、同一の条件で連続的に行うことができ
るので、プロセスが簡易でありコストも低くてよい。
途中の深さまで開孔したコンタクト孔の内側面に側壁を
形成する工程と、導電層に達するまでコンタクト孔を開
孔する工程とを、同一の条件で連続的に行うことができ
るので、プロセスが簡易でありコストも低くてよい。
【００３７】請求項４のコンタクト孔の形成方法では、
導電層に達するまでコンタクト孔を開孔しても側壁が形
成当初のまま残り、この側壁の幅だけコンタクト孔の径
が実質的に縮小されるので、側壁の幅を調整することに
よってコンタクト孔の径を実質的に調整することがで
き、微細なコンタクト孔でも形成することができる。
導電層に達するまでコンタクト孔を開孔しても側壁が形
成当初のまま残り、この側壁の幅だけコンタクト孔の径
が実質的に縮小されるので、側壁の幅を調整することに
よってコンタクト孔の径を実質的に調整することがで
き、微細なコンタクト孔でも形成することができる。
【図１】本願の発明の第１実施例を工程順に示す半導体
装置の側断面図である。
装置の側断面図である。
【図２】本願の発明の第２実施例を工程順に示す半導体
装置の側断面図である。
装置の側断面図である。
【図３】本願の発明の一従来例で形成されたコンタクト
孔を有する半導体装置の平面図であり、（ａ）は合わせ
余裕がある場合、（ｂ）は合わせ余裕がない場合を夫々
示している。
孔を有する半導体装置の平面図であり、（ａ）は合わせ
余裕がある場合、（ｂ）は合わせ余裕がない場合を夫々
示している。
【図４】図３（ｂ）に示した半導体装置の側断面図であ
り、（ａ）は合わせずれが生じなかった場合、（ｂ）は
合わせずれが生じた場合を夫々示している。
り、（ａ）は合わせずれが生じなかった場合、（ｂ）は
合わせずれが生じた場合を夫々示している。
１１ 配線 １２ コンタクト孔 １５ ＳｉＯ2 膜 ２１ Ｔｉ膜 ２３ ＳｉＯ2 膜 ２５ 非晶質Ｓｉ膜
Claims (4)
- 【請求項１】 導電層を覆っている層間絶縁膜に、前記
導電層に対するコンタクト孔をその途中の深さまで開孔
する工程と、 途中の深さまで開孔した前記コンタクト孔の内側面に側
壁を形成する工程と、 前記側壁をマスクにして、前記導電層に達するまで前記
コンタクト孔を開孔する工程とを有することを特徴とす
るコンタクト孔の形成方法。 - 【請求項２】 前記層間絶縁膜上にマスク層を形成する
工程と、 前記マスク層及び前記層間絶縁膜に、前記コンタクト孔
をその途中の深さまで開孔する工程と、 途中の深さまで開孔した前記コンタクト孔の内側面に側
壁を形成する工程と、 前記マスク層及び前記側壁をマスクにして、前記導電層
に達するまで前記コンタクト孔を開孔する工程とを有す
ることを特徴とする請求項１記載のコンタクト孔の形成
方法。 - 【請求項３】 前記層間絶縁膜を形成している材料に対
してエッチング選択性を有しない材料で前記側壁を形成
することを特徴とする請求項１または２記載のコンタク
ト孔の形成方法。 - 【請求項４】 前記層間絶縁膜を形成している材料に対
してエッチング選択性を有する材料で前記側壁を形成す
ることを特徴とする請求項１または２記載のコンタクト
孔の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6319188A JPH08153795A (ja) | 1994-11-29 | 1994-11-29 | コンタクト孔の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6319188A JPH08153795A (ja) | 1994-11-29 | 1994-11-29 | コンタクト孔の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153795A true JPH08153795A (ja) | 1996-06-11 |
Family
ID=18107400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6319188A Pending JPH08153795A (ja) | 1994-11-29 | 1994-11-29 | コンタクト孔の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08153795A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030052815A (ko) * | 2001-12-21 | 2003-06-27 | 동부전자 주식회사 | 반도체소자의 제조방법 |
| WO2012006766A1 (zh) * | 2010-07-14 | 2012-01-19 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
| US8610275B2 (en) | 2010-07-14 | 2013-12-17 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor contact structure including a spacer formed within a via and method of manufacturing the same |
| US9601507B2 (en) | 2015-03-17 | 2017-03-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing semiconductor device |
-
1994
- 1994-11-29 JP JP6319188A patent/JPH08153795A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030052815A (ko) * | 2001-12-21 | 2003-06-27 | 동부전자 주식회사 | 반도체소자의 제조방법 |
| WO2012006766A1 (zh) * | 2010-07-14 | 2012-01-19 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
| CN102339813A (zh) * | 2010-07-14 | 2012-02-01 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
| US8610275B2 (en) | 2010-07-14 | 2013-12-17 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor contact structure including a spacer formed within a via and method of manufacturing the same |
| US9601507B2 (en) | 2015-03-17 | 2017-03-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |