JPH08153796A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH08153796A JPH08153796A JP31919194A JP31919194A JPH08153796A JP H08153796 A JPH08153796 A JP H08153796A JP 31919194 A JP31919194 A JP 31919194A JP 31919194 A JP31919194 A JP 31919194A JP H08153796 A JPH08153796 A JP H08153796A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- film
- contact hole
- semiconductor device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 合わせずれに起因する信頼性の低下を防止す
ることと、配線から合わせ余裕を省略して微細化を達成
することとを、両立させる。 【構成】 ＳｉＯＮ膜２６から成る側壁が配線２５に設
けられており、ＳｉＯ2膜２３、２７によって配線２５
及びＳｉＯＮ膜２６が覆われている。このため、ＳｉＯ
2 膜２３、２７をエッチングしても、ＳｉＯＮ膜２６は
エッチングされにくく、配線２５に対するコンタクト孔
３２を開孔する際に合わせずれが生じて、レジスト３１
の開口３１ａが側壁上に位置しても、コンタクト孔３２
は配線２５に対してのみ自己整合的に開孔される。
ることと、配線から合わせ余裕を省略して微細化を達成
することとを、両立させる。 【構成】 ＳｉＯＮ膜２６から成る側壁が配線２５に設
けられており、ＳｉＯ2膜２３、２７によって配線２５
及びＳｉＯＮ膜２６が覆われている。このため、ＳｉＯ
2 膜２３、２７をエッチングしても、ＳｉＯＮ膜２６は
エッチングされにくく、配線２５に対するコンタクト孔
３２を開孔する際に合わせずれが生じて、レジスト３１
の開口３１ａが側壁上に位置しても、コンタクト孔３２
は配線２５に対してのみ自己整合的に開孔される。
Description
【０００１】
【産業上の利用分野】本願の発明は、コンタクト孔が開
孔されるべき配線を有する半導体装置及びその製造方法
に関するものである。
孔されるべき配線を有する半導体装置及びその製造方法
に関するものである。
【０００２】
【従来の技術】図３、４は、多層配線を有する半導体装
置の第１従来例を示している。この第１従来例では、配
線１１を覆っている層間絶縁膜１２上に配線１３が設け
られており、配線１３を覆っている層間絶縁膜１４に設
けられているコンタクト孔１５を介して、配線１６が配
線１３に接続されている。そして、配線１３に対するコ
ンタクト孔１５の合わせ余裕１７を確保するために、コ
ンタクト孔１５のサイズが配線１３の幅よりも小さく設
計されている。
置の第１従来例を示している。この第１従来例では、配
線１１を覆っている層間絶縁膜１２上に配線１３が設け
られており、配線１３を覆っている層間絶縁膜１４に設
けられているコンタクト孔１５を介して、配線１６が配
線１３に接続されている。そして、配線１３に対するコ
ンタクト孔１５の合わせ余裕１７を確保するために、コ
ンタクト孔１５のサイズが配線１３の幅よりも小さく設
計されている。
【０００３】図５は、多層配線を有する半導体装置の第
２従来例を示している。この第２従来例は、コンタクト
孔１５のサイズが配線１３の幅に略等しく設計されてい
て、コンタクト孔１５に合わせ余裕１７が確保されてい
ないことを除いて、図３、４に示した第１従来例と実質
的に同様の構成を有している。
２従来例を示している。この第２従来例は、コンタクト
孔１５のサイズが配線１３の幅に略等しく設計されてい
て、コンタクト孔１５に合わせ余裕１７が確保されてい
ないことを除いて、図３、４に示した第１従来例と実質
的に同様の構成を有している。
【０００４】
【発明が解決しようとする課題】ところで、図３、４に
示した第１従来例では、図４（ｂ）からも明らかな様
に、配線１３に対してコンタクト孔１５に合わせずれが
生じても、この合わせずれが所定の範囲内であれば、コ
ンタクト孔１５を介した配線１３と配線１６との接続に
支障は生じない。
示した第１従来例では、図４（ｂ）からも明らかな様
に、配線１３に対してコンタクト孔１５に合わせずれが
生じても、この合わせずれが所定の範囲内であれば、コ
ンタクト孔１５を介した配線１３と配線１６との接続に
支障は生じない。
【０００５】しかし、この第１従来例の様にコンタクト
孔１５に合わせ余裕１７を確保すると、コンタクト孔１
５のサイズがその分だけ当然に小さくなるので、コンタ
クト孔１５のアスペクト比が増大してリソグラフィやコ
ンタクト孔の埋め込み等の製造工程が複雑化すると共
に、コンタクト抵抗が増大して性能の低下等をきたす。
孔１５に合わせ余裕１７を確保すると、コンタクト孔１
５のサイズがその分だけ当然に小さくなるので、コンタ
クト孔１５のアスペクト比が増大してリソグラフィやコ
ンタクト孔の埋め込み等の製造工程が複雑化すると共
に、コンタクト抵抗が増大して性能の低下等をきたす。
【０００６】一方、図５に示した第２従来例では、コン
タクト孔１５に合わせ余裕１７が確保されていないの
で、コンタクト孔１５のサイズが小さくなることによる
上述の問題は生じない。しかし、この第２従来例で合わ
せずれが生じると、図５（ｂ）からも明らかな様に、コ
ンタクト孔１５を開孔する際のオーバエッチングによっ
てコンタクト孔１５が配線１１に達し、このコンタクト
孔１５を介して配線１１と配線１３、１６とが短絡する
可能性があるので、信頼性が低かった。
タクト孔１５に合わせ余裕１７が確保されていないの
で、コンタクト孔１５のサイズが小さくなることによる
上述の問題は生じない。しかし、この第２従来例で合わ
せずれが生じると、図５（ｂ）からも明らかな様に、コ
ンタクト孔１５を開孔する際のオーバエッチングによっ
てコンタクト孔１５が配線１１に達し、このコンタクト
孔１５を介して配線１１と配線１３、１６とが短絡する
可能性があるので、信頼性が低かった。
【０００７】そこで、半導体装置の信頼性を低下させる
ことなくコンタクト孔１５のサイズを大きくするため
に、合わせ余裕１７をコンタクト孔１５ではなく配線１
３に確保することも考えられていた。しかし、配線１３
に合わせ余裕１７を確保すると、配線１３の幅が広くな
って、半導体装置の微細化が困難になる。
ことなくコンタクト孔１５のサイズを大きくするため
に、合わせ余裕１７をコンタクト孔１５ではなく配線１
３に確保することも考えられていた。しかし、配線１３
に合わせ余裕１７を確保すると、配線１３の幅が広くな
って、半導体装置の微細化が困難になる。
【０００８】つまり、多層配線を有する従来の半導体装
置では、合わせずれに起因する信頼性の低下を防止する
ことと、配線から合わせ余裕を省略して微細化を達成す
ることとを、両立させることが困難であった。
置では、合わせずれに起因する信頼性の低下を防止する
ことと、配線から合わせ余裕を省略して微細化を達成す
ることとを、両立させることが困難であった。
【０００９】
【課題を解決するための手段】請求項１の半導体装置
は、第１の絶縁膜２６から成る側壁が配線２５に設けら
れており、前記第１の絶縁膜２６よりもエッチング速度
の大きい第２の絶縁膜２３、２７によって、前記配線２
５及び前記第１の絶縁膜２６が覆われていることを特徴
としている。
は、第１の絶縁膜２６から成る側壁が配線２５に設けら
れており、前記第１の絶縁膜２６よりもエッチング速度
の大きい第２の絶縁膜２３、２７によって、前記配線２
５及び前記第１の絶縁膜２６が覆われていることを特徴
としている。
【００１０】請求項２の半導体装置は、請求項１の半導
体装置において、前記第１の絶縁膜２６がシリコン酸窒
化膜であり前記第２の絶縁膜２３、２７がシリコン酸化
膜であることを特徴としている。
体装置において、前記第１の絶縁膜２６がシリコン酸窒
化膜であり前記第２の絶縁膜２３、２７がシリコン酸化
膜であることを特徴としている。
【００１１】請求項３の半導体装置は、請求項１または
２の半導体装置を製造するに際して、前記配線２５の幅
方向にこの幅よりも大きな開口３１ａを有するマスク３
１を用いて前記第２の絶縁膜２３、２７をエッチングす
ることによって、前記配線２５に達するコンタクト孔３
２を開孔することを特徴としている。
２の半導体装置を製造するに際して、前記配線２５の幅
方向にこの幅よりも大きな開口３１ａを有するマスク３
１を用いて前記第２の絶縁膜２３、２７をエッチングす
ることによって、前記配線２５に達するコンタクト孔３
２を開孔することを特徴としている。
【００１２】
【作用】請求項１、２の半導体装置では、配線２５の側
壁になっている第１の絶縁膜２６よりもこれらの配線２
５及び第１の絶縁膜２６を覆っている第２の絶縁膜２
３、２７の方がエッチング速度が大きいので、第２の絶
縁膜２３、２７をエッチングしても、第１の絶縁膜２６
はエッチングされにくい。このため、配線２５に対する
コンタクト孔３２を開孔する際に合わせずれが生じて、
マスク３１の開口３１ａが側壁上に位置しても、コンタ
クト孔３２は配線２５に対してのみ自己整合的に開孔さ
れる。
壁になっている第１の絶縁膜２６よりもこれらの配線２
５及び第１の絶縁膜２６を覆っている第２の絶縁膜２
３、２７の方がエッチング速度が大きいので、第２の絶
縁膜２３、２７をエッチングしても、第１の絶縁膜２６
はエッチングされにくい。このため、配線２５に対する
コンタクト孔３２を開孔する際に合わせずれが生じて、
マスク３１の開口３１ａが側壁上に位置しても、コンタ
クト孔３２は配線２５に対してのみ自己整合的に開孔さ
れる。
【００１３】請求項３の半導体装置の製造方法では、配
線２５の側壁になっている第１の絶縁膜２６よりもこれ
らの配線２５及び第１の絶縁膜２６を覆っている第２の
絶縁膜２３、２７の方がエッチング速度が大きいので、
配線２５の幅方向にこの幅よりも大きな開口３１ａを有
するマスク３１を用いてコンタクト孔３２を開孔して
も、コンタクト孔３２は配線２５に対してのみ自己整合
的に開孔される。
線２５の側壁になっている第１の絶縁膜２６よりもこれ
らの配線２５及び第１の絶縁膜２６を覆っている第２の
絶縁膜２３、２７の方がエッチング速度が大きいので、
配線２５の幅方向にこの幅よりも大きな開口３１ａを有
するマスク３１を用いてコンタクト孔３２を開孔して
も、コンタクト孔３２は配線２５に対してのみ自己整合
的に開孔される。
【００１４】
【実施例】以下、本願の発明の一実施例を、図１、２を
参照しながら説明する。本実施例では、図１（ａ）に示
す様に、膜厚が１００ｎｍ程度のＴｉ膜２１と膜厚が３
００ｎｍ程度のＡｌＣｕ膜２２とをスパッタ法で絶縁膜
（図示せず）上に順次に堆積させ、更に、膜厚が１００
ｎｍ程度のＳｉＯ2 膜２３をＣＶＤ法でＡｌＣｕ膜２２
上に堆積させる。
参照しながら説明する。本実施例では、図１（ａ）に示
す様に、膜厚が１００ｎｍ程度のＴｉ膜２１と膜厚が３
００ｎｍ程度のＡｌＣｕ膜２２とをスパッタ法で絶縁膜
（図示せず）上に順次に堆積させ、更に、膜厚が１００
ｎｍ程度のＳｉＯ2 膜２３をＣＶＤ法でＡｌＣｕ膜２２
上に堆積させる。
【００１５】次に、図１（ｂ）に示す様に、幅が０．４
μｍの配線のパターンのレジスト２４をフォトリソグラ
フィで形成し、このレジスト２４をマスクにしたドライ
エッチングで、図１（ｃ）に示す様に、ＳｉＯ2 膜２
３、ＡｌＣｕ膜２２及びＴｉ膜２１を順次にパターニン
グして、配線２５を形成する。
μｍの配線のパターンのレジスト２４をフォトリソグラ
フィで形成し、このレジスト２４をマスクにしたドライ
エッチングで、図１（ｃ）に示す様に、ＳｉＯ2 膜２
３、ＡｌＣｕ膜２２及びＴｉ膜２１を順次にパターニン
グして、配線２５を形成する。
【００１６】次に、図１（ｄ）に示す様に、レジスト２
４を除去した後、膜厚が３００ｎｍ程度のＳｉＯＮ膜２
６を堆積させ、このＳｉＯＮ膜２６の全面をエッチバッ
クして、図１（ｅ）に示す様に、ＳｉＯＮ膜２６から成
り幅が０．２μｍである側壁を配線２５等の側面に形成
する。
４を除去した後、膜厚が３００ｎｍ程度のＳｉＯＮ膜２
６を堆積させ、このＳｉＯＮ膜２６の全面をエッチバッ
クして、図１（ｅ）に示す様に、ＳｉＯＮ膜２６から成
り幅が０．２μｍである側壁を配線２５等の側面に形成
する。
【００１７】次に、図１（ｆ）に示す様に、膜厚が１μ
ｍ程度のＳｉＯ2 膜２７を層間絶縁膜として堆積させ、
ＳｉＯ2 膜２７の全面をエッチバックして、このＳｉＯ
2 膜２７の表面を平坦化すると共に、ＳｉＯ2 膜２３上
のＳｉＯ2 膜２７の膜厚を３００ｎｍ程度にする。
ｍ程度のＳｉＯ2 膜２７を層間絶縁膜として堆積させ、
ＳｉＯ2 膜２７の全面をエッチバックして、このＳｉＯ
2 膜２７の表面を平坦化すると共に、ＳｉＯ2 膜２３上
のＳｉＯ2 膜２７の膜厚を３００ｎｍ程度にする。
【００１８】次に、図１（ｇ）に示す様に、サイズが
０．６μｍのコンタクト孔に対応するパターンの開口３
１ａを有するレジスト３１を、フォトリソグラフィで形
成する。従って、開口３１ａのサイズは配線２５の幅よ
りも大きい。そして、レジスト３１をマスクにしたＲＩ
Ｅで、図１（ｈ）に示す様に、ＳｉＯ2 膜２７、２３に
コンタクト孔３２を開孔する。
０．６μｍのコンタクト孔に対応するパターンの開口３
１ａを有するレジスト３１を、フォトリソグラフィで形
成する。従って、開口３１ａのサイズは配線２５の幅よ
りも大きい。そして、レジスト３１をマスクにしたＲＩ
Ｅで、図１（ｈ）に示す様に、ＳｉＯ2 膜２７、２３に
コンタクト孔３２を開孔する。
【００１９】このときのＲＩＥでは、ＳｉＯ2 膜２７の
膜厚のばらつきや下地の平坦性を考慮して、ＳｉＯ2 膜
２７の膜厚に対して５０％程度のオーバエッチングを行
う。しかし、ＳｉＯ2 とＳｉＯＮとのエッチング選択比
が５程度あるので、上述のオーバエッチングを行って
も、ＳｉＯＮ膜２６は殆どエッチングされず、配線２５
の下層の配線（図示せず）にまでコンタクト孔３２が達
することはない。
膜厚のばらつきや下地の平坦性を考慮して、ＳｉＯ2 膜
２７の膜厚に対して５０％程度のオーバエッチングを行
う。しかし、ＳｉＯ2 とＳｉＯＮとのエッチング選択比
が５程度あるので、上述のオーバエッチングを行って
も、ＳｉＯＮ膜２６は殆どエッチングされず、配線２５
の下層の配線（図示せず）にまでコンタクト孔３２が達
することはない。
【００２０】次に、図１（ｉ）に示す様に、コンタクト
孔３２をタングステン３３で埋め込み、膜厚が１００ｎ
ｍ程度のＴｉ膜３４と膜厚が３００ｎｍ程度のＡｌＣｕ
膜３５とをスパッタ法で順次に堆積させ、これらのＡｌ
Ｃｕ膜３５及びＴｉ膜３４を順次にパターニングして、
配線３６を形成する。そして、更に従来公知の工程を実
行して、本実施例の半導体装置を完成させる。
孔３２をタングステン３３で埋め込み、膜厚が１００ｎ
ｍ程度のＴｉ膜３４と膜厚が３００ｎｍ程度のＡｌＣｕ
膜３５とをスパッタ法で順次に堆積させ、これらのＡｌ
Ｃｕ膜３５及びＴｉ膜３４を順次にパターニングして、
配線３６を形成する。そして、更に従来公知の工程を実
行して、本実施例の半導体装置を完成させる。
【００２１】ところで、図１（ｇ）の状態を拡大した図
２中に示す様に、配線２５の幅をＬ、ＳｉＯＮ膜２６か
ら成る側壁の幅をｔ、開口３１ａのサイズをＲ、開口３
１ａの最大合わせずれ量をｓとすると、上述の実施例に
おける図１（ｉ）に示した様に、配線２５とタングステ
ン３３との接続幅を配線２５の幅と自己整合的に同一に
するためには、以下の２つの条件を満たす必要がある。
２中に示す様に、配線２５の幅をＬ、ＳｉＯＮ膜２６か
ら成る側壁の幅をｔ、開口３１ａのサイズをＲ、開口３
１ａの最大合わせずれ量をｓとすると、上述の実施例に
おける図１（ｉ）に示した様に、配線２５とタングステ
ン３３との接続幅を配線２５の幅と自己整合的に同一に
するためには、以下の２つの条件を満たす必要がある。
【００２２】即ち、まず、開口３１ａに合わせずれが生
じても配線２５の幅方向における開口３１ａの内側面が
配線２５上に位置しない様にするために、開口３１ａの
サイズＲが、 Ｒ≧Ｌ＋２ｓ の条件を満たす必要がある。
じても配線２５の幅方向における開口３１ａの内側面が
配線２５上に位置しない様にするために、開口３１ａの
サイズＲが、 Ｒ≧Ｌ＋２ｓ の条件を満たす必要がある。
【００２３】また、開口３１ａに合わせずれが生じても
配線２５の幅方向における開口３１ａの内側面が必ずＳ
ｉＯＮ膜２６上に位置するために、ＳｉＯＮ膜２６から
成る側壁の幅ｔが、 ｔ≧Ｒ−Ｌ の条件を満たす必要がある。
配線２５の幅方向における開口３１ａの内側面が必ずＳ
ｉＯＮ膜２６上に位置するために、ＳｉＯＮ膜２６から
成る側壁の幅ｔが、 ｔ≧Ｒ−Ｌ の条件を満たす必要がある。
【００２４】上述の実施例では、Ｌ＝０．４μｍ、ｓ＝
０．１μｍとしているので、 Ｒ≧０．６μｍ、ｔ≧０．２μｍ となり、開口３１ａのサイズを０．６μｍ、ＳｉＯＮ膜
２６から成る側壁の幅を０．２μｍとしている。
０．１μｍとしているので、 Ｒ≧０．６μｍ、ｔ≧０．２μｍ となり、開口３１ａのサイズを０．６μｍ、ＳｉＯＮ膜
２６から成る側壁の幅を０．２μｍとしている。
【００２５】なお、以上の実施例では、ＳｉＯＮ膜２６
よりもエッチング速度の大きい膜としてＳｉＯ2 膜２
３、２７を用いたが、ＢＰＳＧ膜やＳＯＧ膜等をＳｉＯ
2 膜２３、２７の代わりに用いることができ、逆に、Ｓ
ｉＯ2 膜２３、２７よりもエッチング速度の小さい膜と
してＳｉＯＮ膜２６以外の膜を用いることもできる。
よりもエッチング速度の大きい膜としてＳｉＯ2 膜２
３、２７を用いたが、ＢＰＳＧ膜やＳＯＧ膜等をＳｉＯ
2 膜２３、２７の代わりに用いることができ、逆に、Ｓ
ｉＯ2 膜２３、２７よりもエッチング速度の小さい膜と
してＳｉＯＮ膜２６以外の膜を用いることもできる。
【００２６】
【発明の効果】請求項１、２の半導体装置では、配線に
対するコンタクト孔を開孔する際に合わせずれが生じ
て、マスク層の開口が側壁上に位置しても、コンタクト
孔は配線に対してのみ自己整合的に開孔される。このた
め、合わせずれに起因する信頼性の低下を防止すること
と、配線から合わせ余裕を省略して微細化を達成するこ
ととを、両立させることができる。
対するコンタクト孔を開孔する際に合わせずれが生じ
て、マスク層の開口が側壁上に位置しても、コンタクト
孔は配線に対してのみ自己整合的に開孔される。このた
め、合わせずれに起因する信頼性の低下を防止すること
と、配線から合わせ余裕を省略して微細化を達成するこ
ととを、両立させることができる。
【００２７】請求項３の半導体装置の製造方法では、配
線の幅方向にこの幅よりも大きな開口を有するマスクを
用いてコンタクト孔を開孔しても、コンタクト孔は配線
に対してのみ自己整合的に開孔されるので、リソグラフ
ィやコンタクト孔の埋め込み等が容易であり、製造工程
を簡略化することができる。
線の幅方向にこの幅よりも大きな開口を有するマスクを
用いてコンタクト孔を開孔しても、コンタクト孔は配線
に対してのみ自己整合的に開孔されるので、リソグラフ
ィやコンタクト孔の埋め込み等が容易であり、製造工程
を簡略化することができる。
【図１】本願の発明の一実施例を工程順に示す側断面図
である。
である。
【図２】コンタクト孔を開孔する工程における拡大側断
面図であり、図１（ｇ）に対応している。
面図であり、図１（ｇ）に対応している。
【図３】本願の発明の第１従来例の平面図である。
【図４】第１従来例の側断面図であり、（ａ）は合わせ
ずれが生じなかった場合、（ｂ）は合わせずれが生じた
場合を夫々示している。
ずれが生じなかった場合、（ｂ）は合わせずれが生じた
場合を夫々示している。
【図５】本願の発明の第２従来例の側断面図であり、
（ａ）は合わせずれが生じなかった場合、（ｂ）は合わ
せずれが生じた場合を夫々示している。
（ａ）は合わせずれが生じなかった場合、（ｂ）は合わ
せずれが生じた場合を夫々示している。
【符号の説明】 ２３ ＳｉＯ2 膜 ２５ 配線 ２６ ＳｉＯＮ膜 ２７ ＳｉＯ2 膜 ３１ レジスト ３１ａ 開口 ３２ コンタクト孔
Claims (3)
- 【請求項１】 第１の絶縁膜から成る側壁が配線に設け
られており、 前記第１の絶縁膜よりもエッチング速度の大きい第２の
絶縁膜によって、前記配線及び前記第１の絶縁膜が覆わ
れていることを特徴とする半導体装置。 - 【請求項２】 前記第１の絶縁膜がシリコン酸窒化膜で
あり前記第２の絶縁膜がシリコン酸化膜であることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 前記配線の幅方向にこの幅よりも大きな
開口を有するマスクを用いて前記第２の絶縁膜をエッチ
ングすることによって、前記配線に達するコンタクト孔
を開孔することを特徴とする請求項１または２記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31919194A JPH08153796A (ja) | 1994-11-29 | 1994-11-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31919194A JPH08153796A (ja) | 1994-11-29 | 1994-11-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153796A true JPH08153796A (ja) | 1996-06-11 |
Family
ID=18107432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31919194A Pending JPH08153796A (ja) | 1994-11-29 | 1994-11-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08153796A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001028392A (ja) * | 1999-07-14 | 2001-01-30 | Nec Corp | 半導体装置の製造方法 |
| WO2012077330A1 (ja) * | 2010-12-06 | 2012-06-14 | シャープ株式会社 | 半導体装置及びその製造方法、固体撮像装置及びその製造方法、並びに電子情報機器 |
-
1994
- 1994-11-29 JP JP31919194A patent/JPH08153796A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001028392A (ja) * | 1999-07-14 | 2001-01-30 | Nec Corp | 半導体装置の製造方法 |
| US6380071B1 (en) | 1999-07-14 | 2002-04-30 | Nec Corporation | Method of fabricating semiconductor device |
| WO2012077330A1 (ja) * | 2010-12-06 | 2012-06-14 | シャープ株式会社 | 半導体装置及びその製造方法、固体撮像装置及びその製造方法、並びに電子情報機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5801094A (en) | Dual damascene process | |
| US5976972A (en) | Method of making semiconductor apparatus having wiring groove and contact hole formed in a self-alignment manner | |
| JP2727909B2 (ja) | 金属配線の形成方法 | |
| JP2000294628A (ja) | 半導体装置およびその製造方法 | |
| KR20000035246A (ko) | 반도체 구조물의 제조 방법 | |
| JP3525788B2 (ja) | 半導体装置の製造方法 | |
| JPH11162982A (ja) | 半導体装置の製造方法 | |
| US5869393A (en) | Method for fabricating multi-level interconnection | |
| JP3369817B2 (ja) | 半導体装置 | |
| JPH08153796A (ja) | 半導体装置及びその製造方法 | |
| US6229195B1 (en) | Semiconductor device with air gaps between interconnections | |
| JP3520697B2 (ja) | 半導体装置及びその製造方法 | |
| JPH08153795A (ja) | コンタクト孔の形成方法 | |
| EP0834915A1 (en) | Fabrication method of multi-layered wiring | |
| JPH0637190A (ja) | 半導体装置およびその製造方法 | |
| JPH07235594A (ja) | 半導体装置の製造方法 | |
| JP3312409B2 (ja) | 多層配線構造の半導体装置 | |
| JPH08306779A (ja) | 半導体装置の製造方法 | |
| JP3312383B2 (ja) | 半導体装置の配線形成方法 | |
| JPH11274297A (ja) | 多層配線層の形成方法及び多層配線層 | |
| US6165909A (en) | Method for fabricating capacitor | |
| JPH10321722A (ja) | 半導体装置およびその製造方法 | |
| JPH0244753A (ja) | 半導体装置の製造方法 | |
| JP2738358B2 (ja) | 半導体装置の製造方法 | |
| KR100315457B1 (ko) | 반도체 소자의 제조 방법 |