JP2001028392A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2001028392A
JP2001028392A JP11200129A JP20012999A JP2001028392A JP 2001028392 A JP2001028392 A JP 2001028392A JP 11200129 A JP11200129 A JP 11200129A JP 20012999 A JP20012999 A JP 20012999A JP 2001028392 A JP2001028392 A JP 2001028392A
Authority
JP
Japan
Prior art keywords
insulating layer
wiring
layer
polishing
via hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11200129A
Other languages
English (en)
Other versions
JP3317399B2 (ja
Inventor
Takuji Onuma
卓司 大沼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP20012999A priority Critical patent/JP3317399B2/ja
Priority to US09/616,774 priority patent/US6380071B1/en
Publication of JP2001028392A publication Critical patent/JP2001028392A/ja
Application granted granted Critical
Publication of JP3317399B2 publication Critical patent/JP3317399B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Abstract

(57)【要約】 【目的】 ビアホール形成用のエッチング工程で導電性
線路を保護するための絶縁性側壁を確実に形成し、層間
絶縁層の厚さのバラツキを大幅に低減する。 【解決手段】 導電性線路１２とＳｉＯ2保護層１３を
含む積層構造の下位配線３０上に、Ｓｉ3Ｎ4層１５とＳ
ｉＯ2層１６を形成し、その後、ＳｉＯ2保護層１３が露
出するまでそれらの層１５と１６をＣＭＰ法で研磨す
る。保護層１３をエッチングして導電性線路１２に達す
るビアホール２０を自己整合的に形成する際に、下位配
線３０の両側面に沿って延在するＳｉ3Ｎ4層１５の部分
１５ａと１５ｂを、導電性線路１２の保護用の側壁とし
て使用する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、さらに言えば、層間絶縁層のビアホールや
コンタクトホールを対応する導電体パターンに対して自
己整合的に形成できる半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、大規模集積回路（Large-Scale In
tegrated Circuit、ＬＳＩ）の集積度はますます高くな
っており、それに伴って集積されるトランジスタなどの
電子素子のサイズだけでなく、各配線層に含まれる導電
性線路の配列ピッチもいっそうの縮小が求められてい
る。このため、ある配線層の導電性線路をその上方にあ
る他の配線層の導電性線路と電気的に接続するのに使用
されるビアホール（Via Hole）またはコンタクトホール
（Contact Hole）（本明細書では、両者を含めて「ビア
ホール」と称する）のレイアウトを設計する際に、それ
ら導電性線路の所定の箇所に重ねて形成されるビアホー
ルのマージン（重ね合わせ余裕）を、当該ＬＳＩの製造
装置の持つパターン間の重ね合わせ精度以下に設定する
ことが必要となっている。
【０００３】例えば、図８に示すように、導電性線路１
５１の一端部の近傍に正方形のビアホール１５２を重ね
て配置する場合、導電性線路１５１の幅方向の二つの縁
１５１ａ、１５１ｂとビアホール１５２の対応する二つ
の縁１５２ａ、１５２ｂとの距離（すなわち、重ね合わ
せマージン）がいずれもＭであるとすると、使用するＬ
ＳＩ製造装置の持つパターン間の重ね合わせ精度がＡで
あれば、重ね合わせマージンＭを重ね合わせ精度Ａ以下
に設定する、すなわち、Ｍ≦Ａとなるように設定する必
要がある。
【０００４】しかし、重ね合わせマージンＭが重ね合わ
せ精度Ａ以下に設定されると、実際の製造工程では、マ
スクパターン間の重ね合わせ誤差の累積に起因して、ビ
アホール１５２の一部が導電性線路１５１から外れると
いう状態が生じやすい。この点について図９を参照しな
がら説明する。
【０００５】図９では、半導体基板１６１の表面に絶縁
層１６１ａが形成され、その絶縁層１６１ａの上に導電
性線路１５１が形成されている。そして、絶縁層１６１
ａの上にさらに厚い層間絶縁層１６２が形成され、導電
性線路１５１を覆っている。層間絶縁層１６２は、導電
性線路１５１にまで達するビアホール１５２を有してい
る。設計では、図８に示すように、ビアホール１５２は
導電性線路１５１の幅の中央に位置するようになってい
るが、図９では、マスクパターン間の重ね合わせ誤差の
累積により所望の位置から大きくずれており、ビアホー
ル１５２の一部は導電性線路１５１から外れてしまって
いる。そして、その導電性線路１５１から外れた箇所で
は、導電性線路１５１の角部および側面と、その下の絶
縁層１６１ａが露出している。
【０００６】ビアホール１５２は、通常、所定パターン
を持つレジスト膜（図示せず）を用いて層間絶縁層１６
２を選択的にドライエッチングして形成される。このた
め、図９のようにビアホール１５２の位置がずれると、
ビアホール１５２を形成するために層間絶縁層１６３を
ドライエッチングする工程で、導電性線路１５１は、そ
の上面だけでなく露出した角部と側面もエッチングガス
に晒される。このため、当該ドライエッチング工程で不
可避的に生じる導電性線路１５１のエッチング量が予定
量よりも多くなり、エッチング残渣が除去しきれないほ
ど大量に発生する。その結果、ビアホール１５２の形成
工程の歩留まりが低下するという問題が生じる。また、
エッチングガスによって導電性線路１５１の角部が欠け
てしまってその電気抵抗が所望値より上昇するという問
題も生じる。
【０００７】そこで、このような問題を避けるために、
従来より、ビアホール１５２を導電性線路１５１に対し
て自己整合的に形成する方法が提案されている。その一
例を図５と図６を用いて説明する。この方法は、特開平
８−１５３７９６号公報に開示されたものである。
【０００８】まず最初に、図５（ａ）に示すように、ト
ランジスタなどの必要な電子素子が形成された半導体基
板１２１の表面に絶縁層１２１ａを形成し、その後、そ
の絶縁層１２１ａの上に導電層と二酸化シリコン（Ｓｉ
Ｏ2）層（図示せず）を順に形成する。そして、それら
二つの層を同じレジストマスクを用いてパターン化し、
導電性線路１２２とその上面を覆うＳｉＯ2保護層１２
３を形成する。導電性線路１２２とＳｉＯ2保護層１２
３は、二層構造の下位配線１３０を構成する。この時の
状態は図５（ａ）の通りである。
【０００９】次に、基板１２１の全面を覆う酸窒化シリ
コン（ＳｉＯＮ）層（図示せず）を形成してからそれを
エッチバックし、図５（ｂ）に示すように、配線層１３
０の導電性線路１２２とＳｉＯ2保護層１２３の両側に
一対のＳｉＯＮ側壁１２４ａと１２４ｂを形成する。
【００１０】続いて、図５（ｃ）に示すように、層間絶
縁層として厚いＳｉＯ2層１２５を基板１２１の全面に
形成する。その後、ＳｉＯ2層１２５の表面を平坦化し
てからレジストマスクを用いて選択的にドライエッチン
グを行い、ＳｉＯ2層１２５の所定箇所を貫通するビア
ホール１２７を形成する。このドライエッチングで配線
層１３０のＳｉＯ2保護層１２３も除去されるので、ビ
アホール１２７の内部では導電性線路１２２が露出す
る。
【００１１】ＳｉＯ2層１２５のドライエッチング工程
において、ＳｉＯ2のエッチレートに対してＳｉＯＮの
それは十分低いので、ＳｉＯＮ側壁１２４ａと１２４ｂ
はほとんどエッチングされないでそのまま残る。このた
め、マスクパターン間の重ね合わせ誤差の累積により、
ビアホール１２７の位置が所望位置からずれてその一部
が導電性線路１２２から外れても、導電性線路１２２の
角部と側面はＳｉＯＮ側壁１２４ａと１２４ｂによって
保護され、導電性線路１２２の角部と側面がエッチング
ガスに晒されることがない。よって、ビアホール１２７
の形成工程の歩留まりの低下や導電性線路１２２の角部
の欠けに起因する電気抵抗の上昇といった上記問題が回
避できる。
【００１２】その後、図６に示すように、公知の方法に
より、ＳｉＯ2層１２５のビアホール１２７をタングス
テン（Ｗ）プラグ１２３で充填し、さらにＳｉＯ2層１
２５の上に所定パターンを持つ上位配線１３１を形成す
る。Ｗプラグ１２３には、上位配線１３１の導電性線路
１２６が接触する。こうして、Ｗプラグ１２３を介し
て、上位配線１３１の導電性線路１２６が下位配線１３
０の導電性線路１２２に電気的に接続される。
【００１３】
【発明が解決しようとする課題】図５と図６に示す従来
の半導体装置の製造方法では、理論的には上述した問題
を解決できるが、実際の工程では必ずしも解決できな
い。すなわち、下位配線１３０の導電性線路１２２とそ
の上のＳｉＯ2保護層１２３を形成するエッチング工程
では、それらの側面は図５（ａ）のような垂直にはなら
ず、実際には図７（ａ）に示すようなテーパ状に形成さ
れる（理解を容易にするため、図７（ａ）ではテーパを
誇張して描いている）。このような状態で、基板１２１
の全面を覆うように形成したＳｉＯＮ層１２４をエッチ
バックすると、エッチング作用を持つ活性粒子１３２は
図７（ｂ）に示すように作用するため、図７（ｃ）に示
すように、ＳｉＯＮ層１２４の導電性線路１２２とＳｉ
Ｏ2層１２３の積層体の両側にある部分もエッチングさ
れてしまい、一対のＳｉＯＮ側壁１２４ａと１２４ｂの
厚さは非常に小さくなってしまう（理解を容易にするた
め、図７（ｃ）では誇張して極めて薄く描いている）。
このような薄い側壁１２４ａと１２４ｂでは、それらの
本来の保護機能が働かないので、図９に示したのと同じ
状態が発生する恐れが大である。
【００１４】また、近年、層間絶縁層の表面を平坦化す
る技術として、化学・機械的研磨（Chemical Mechanica
l Polishing、ＣＭＰ）技術が使用されている。これ
は、この技術には層間絶縁層の表面の平坦化が確実に且
つ効率的に行えるという利点があるからである。ＣＭＰ
技術は適当な研磨装置を用いるものであり、研磨用スラ
リーを供給しながら、研磨パッドを半導体基板（ウエ
ハ）の表面に押し付けた状態で半導体基板と研磨パッド
の双方を回転させることによって、その半導体基板の表
面を研磨する技術である。
【００１５】しかし、ＣＭＰ技術には、研磨レートの安
定性が十分でなく、所望厚さの層間絶縁層を得るために
は使用する研磨装置の状態に応じて研磨時間を調整しな
ければならない、という問題がある。また、研磨レート
が、半導体基板上の各チップ領域の配線パターンや研磨
装置の状態に応じて半導体基板の面内でもばらつく、と
いう問題もある。
【００１６】よって、一般的に、ＣＭＰ技術を用いて所
望厚さの層間絶縁層を確実に得ることは極めて困難であ
り、何らかの方策を用いて層間絶縁層の厚さを制御する
必要がある。特に、近年の回路の集積度がきわめて高い
半導体装置では、層間絶縁層の厚さのバラツキは半導体
装置の動作速度に影響を与えるので、ＣＭＰ技術を用い
た層間絶縁層の平坦化工程では、その層間絶縁層の厚さ
を精密に制御する方策が必須である。
【００１７】そこで、本発明の目的は、導電性線路とそ
の上に重ねられた絶縁体を含む積層構造の配線の両側
に、ビアホール形成用のエッチング工程においてその導
電性線路を保護するための絶縁性側壁を確実に形成でき
ると共に、層間絶縁層の厚さのバラツキを大幅に低減で
きる半導体装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】（１） 本発明の半導体
装置の製造方法は、半導体基板上に第１絶縁層を形成す
る工程と、導電性線路とその上に重ねられた絶縁体を含
む積層構造の第１配線を前記第１絶縁層の上に形成する
工程と、前記第１配線を覆う第２絶縁層を前記第１絶縁
層上に形成する工程と、層間絶縁層として機能する第３
絶縁層を前記第２絶縁層上に形成する工程と、ＣＭＰ技
術を用いて前記第１配線の絶縁体が露出するまで前記第
３絶縁層と前記第２絶縁層とを研磨し、もって前記第３
絶縁層の表面と前記第１配線の絶縁体の表面とが同じ平
面内に含まれるようにすると共に、前記第１配線の両側
面と前記第１絶縁層の表面に沿って延在する前記第２絶
縁層の部分を残す工程と、研磨後に残った前記第３絶縁
層の上にビアホール用パターンを持つマスクを形成する
工程と、前記マスクを用いて前記第１配線の絶縁体を選
択的にエッチングし、前記第１配線の導電体に達するビ
アホールを形成する工程と、前記マスクを除去してか
ら、前記ビアホール中に導電性プラグを充填する工程
と、研磨後に残った前記第３絶縁層の上に、または前記
第３絶縁層の上に形成された第４絶縁層の上に第２配線
を形成し、前記導電性プラグを介して前記第２配線を前
記第１配線に電気的に接続する工程とを備え、前記第３
絶縁層と第２絶縁層の研磨工程における前記第２絶縁層
の研磨レートは、前記第３絶縁層の研磨レートより小さ
く、前記ビアホール形成用のエッチング工程における前
記第２絶縁層のエッチレートは、前記第１配線の絶縁体
のエッチレートより小さいことを特徴とする。
【００１９】（２） 本発明の半導体装置の製造方法で
は、前記第１配線を覆う第２絶縁層を前記第１絶縁層上
に形成した後、層間絶縁層として機能する第３絶縁層を
前記第２絶縁層上に形成し、続いて、前記第１配線の絶
縁体が露出するまで、ＣＭＰ技術によって前記第３絶縁
層と第２絶縁層とを研磨する。こうして、研磨後に前記
第３絶縁層の表面と前記第１配線の絶縁体の表面とが同
じ平面内に含まれるようにすると共に、前記第１配線の
両側面と前記第１絶縁層の表面に沿って延在する前記第
２絶縁層の部分を残す。また、前記ビアホール形成用の
エッチング工程における前記第２絶縁層のエッチレート
は、前記第１配線の絶縁体のエッチレートより小さい。
このため、前記ビアホール形成用のエッチング工程にお
いて、前記第１配線の両側面に沿って残された前記第２
絶縁層の部分を前記第１配線の導電性線路の保護用側壁
として機能させることができる。
【００２０】このように、本発明の半導体装置の製造方
法では、従来方法で問題を引き起こしていたエッチバッ
ク法を使用せずに、ＣＭＰ技術を使用して前記第２絶縁
層を前記第１配線の両側面に沿って残すので、前記第１
配線の導電性線路を保護するための絶縁性側壁を確実に
形成できる。
【００２１】さらに、前記第３絶縁層と第２絶縁層の研
磨工程における前記第２絶縁層の研磨レートは、前記第
３絶縁層の研磨レートより小さいため、前記第２絶縁層
を路用して当該研磨工程の終点を検出できる。よって、
当該研磨工程の終点検出が確実に行え、その結果、層間
絶縁層として機能する前記第３絶縁層の厚さのバラツキ
を大幅に低減できる。
【００２２】研磨後に残された前記第３絶縁層の部分の
表面は平坦化されているので、その上に形成された前記
第４絶縁層の厚さも均一となる。よって、前記第３絶縁
層の残った部分と前記第４絶縁層の厚さの和のバラツキ
も大幅に低減できる。
【００２３】（３） 本発明の半導体装置の製造方法の
好ましい例では、前記第２配線が、研磨後に残った前記
第３絶縁層の上に直接形成され、前記ビアホール中に充
填された導電性プラグを介して前記第１配線に電気的に
接続される。
【００２４】本発明の半導体装置の製造方法の他の好ま
しい例では、前記第２配線が、研磨後に残った前記第３
絶縁層の上に配置された前記第４絶縁層を介して形成さ
れ、また、前記ビアホールが前記第３絶縁層と前記第４
絶縁層を貫通しており、前記第２配線はそのビアホール
中に充填された前記導電性プラグを介して前記第１配線
に電気的に接続される。
【００２５】本発明の半導体装置の製造方法のさらに他
の好ましい例では、前記第１配線の絶縁体の厚さＤは、
次の条件を満たすように設定される。すなわち、前記第
３絶縁層が持つ面内の寸法バラツキ量と、前記研磨工程
を実行するための研磨装置が持つ面内の寸法バラツキ量
との和の最大値をＸとし、当該研磨装置における前記第
２絶縁層と前記第３絶縁層の研磨レートをそれぞれＹ、
Ｚとすると、 Ｄ ＞ Ｘ（Ｙ／Ｚ） なる不等式を満たすように設定される。
【００２６】この例では、前記半導体基板（ウエハ）の
全体で研磨が終了する前に、いずれかの箇所において前
記第１配線の導電性線路が露出して研磨されてしまうの
を確実に防止できる利点がある。
【００２７】本発明の半導体装置の製造方法のさらに他
の好ましい例では、前記第３絶縁層の前記第１配線の上
に位置する部分が、前記研磨工程の終点検出に利用され
る。この例では、製造条件の設定が容易になるという利
点がある。
【００２８】本発明の半導体装置の製造方法のさらに他
の好ましい例では、前記第１配線の絶縁体と前記第３絶
縁層が酸化シリコンからなり、前記第２絶縁層が窒化シ
リコンからなる。この場合、本発明の利点が効果的に発
揮される。
【００２９】
【発明の実施の形態】以下、本発明の好適な実施の形態
について添付図面を参照しながら説明する。
【００３０】（第１実施形態）図１〜図２は本発明の第
１実施形態の半導体装置の製造方法の各工程を示す。
【００３１】まず、図１（ａ）に示すように、内部にト
ランジスタなどの所定の電子素子が形成され且つ表面が
ＢＰＳＧ（BoroPhosphorSilicate Glass）層１１ａで覆
われた単結晶シリコン（Ｓｉ）基板１１を準備する。続
いて、そのＢＰＳＧ層１１ａの上にアルミニウム（Ａ
ｌ）層１２ａを基板１１の全体にわたって形成し、さら
にその上にＳｉＯ2層１３ａを基板１１の全体にわたっ
て形成する。
【００３２】ＢＰＳＧ層１１ａとＡｌ層１２ａの間や、
Ａｌ層１２ａとＳｉＯ2層１３ａの間には、必要に応じ
てバリア層や防眩層などをそれぞれ形成してもよい。
【００３３】その後、ＳｉＯ2層１３ａの上に、通常の
フォトリソグラフィ法によりパターニングしたフォトレ
ジスト膜１４を形成する。この時の状態は図１（ａ）に
示す通りである。
【００３４】続いて、このフォトレジスト膜１４をマス
クとして用いてエッチングを行い、Ａｌ層１２ａとＳｉ
Ｏ2層１３ａを同時にパターニングする。この時、フォ
トレジスト膜１４をマスクとして用いて、Ａｌ層１２ａ
とＳｉＯ2層１３ａを別の工程で連続してエッチングし
てもよいことはもちろんである。また、ＳｉＯ2層１３
ａのエッチングの後にフォトレジスト膜１４を除去し、
その後でＳｉＯ2層１３ａをマスクとしてＡｌ層１２ａ
をエッチングしてもよい。ＳｉＯ2層１３ａをマスクと
する場合は、そのエッチング工程においてＳｉＯ2層１
３ａの厚さが減少することを考慮し、ＳｉＯ2層１３ａ
の厚さを少し厚めに設定することが必要である。
【００３５】Ａｌ層１２ａのパターニングによりＢＰＳ
Ｇ層１１ａ上に導電性線路１２が形成され、ＳｉＯ2層
１３ａのパターニングにより導電性線路１２上に保護層
１３が形成される。導電性線路１２とその上に配置され
た保護層１３からなる積層体は、下位配線３０を構成す
る。下位配線３０は、図１（ｂ）とほぼ同じ断面形状で
紙面に垂直に延在している。
【００３６】さらに、図１（ｃ）に示すように、ＢＰＳ
Ｇ層１１ａの上に、Ｓｉ3Ｎ4層１５を基板１１の全体に
わたって形成し、第１配線３０を覆う。Ｓｉ3Ｎ4層１５
は、第１配線３０の導電性線路１２の両側に絶縁性の側
壁を形成するのに使われる。Ｓｉ3Ｎ4層１５の表面に
は、第１配線３０の断面形状に応じた凸部が形成され
る。Ｓｉ3Ｎ4層１５の厚さは、使用するステッパの重ね
合わせ精度以上に設定するが、ここでは２００ｎｍとす
る。
【００３７】続いて、Ｓｉ3Ｎ4層１５の上にさらに、層
間絶縁層として機能するＳｉＯ2層１６を基板１１の全
体にわたって形成する。ＳｉＯ2層１６の厚さは十分大
きくする。すなわち、図１（ｃ）に示すように、Ｓｉ3
Ｎ4層１５の凸部以外の箇所において、ＢＰＳＧ層１１
ａの表面を基準としたＳｉＯ2層１６の表面の高さが、
Ｓｉ3Ｎ4層１５の凸部におけるその表面の高さよりも高
くなるようにする。こうすることにより、後のＣＭＰ研
磨工程において第１配線３０の保護層１３が露出するま
でＳｉＯ2層１６を研磨した時に、Ｓｉ3Ｎ4層１５の凸
部以外の箇所においてＳｉ3Ｎ4層１５上にＳｉＯ2層１
６を確実に残すことができる。
【００３８】続いて、ＳｉＯ2層１６とＳｉ3Ｎ4層１５
をＣＭＰ技術を用いて研磨する。この研磨は、Ｓｉ3Ｎ4
層１５に対する研磨レートがＳｉＯ2層１６のそれより
も低くなる研磨条件下で、第１配線３０の保護層１３が
露出するまで行う。こうして、図２（ａ）に示すよう
に、第１配線３０上にあるＳｉ3Ｎ4層１５の部分が除去
される。また、それと同時に、第１配線３０の保護層１
３の表面と、第１配線３０の両側で露出せしめられたＳ
ｉ3Ｎ4層１５の部分の表面と、ＳｉＯ2層１６の表面
は、いずれも平坦化され且つ同じ平面内に含まれる。
【００３９】図２（ａ）に示す状態では、Ｓｉ3Ｎ4層１
５の残った部分は、第１配線３０の側面に沿って垂直方
向に延在すると共に、ＢＰＳＧ層１１ａの表面に沿って
水平方向に延在している。
【００４０】研磨条件は、市販のＳｉＯ2研磨用のコロ
イダルシリカ系のスラリーを用いれば、研磨選択比（Ｓ
ｉＯ2層１６の研磨レート／Ｓｉ3Ｎ4層１５の研磨レー
ト）を５程度に設定することは容易である。Ｓｉ3Ｎ4層
１５は、研磨ストッパとして作用する。この研磨選択比
が５程度に設定されれば、研磨後の第１配線３０のの厚
さのバラツキは約（１／５）にすることができる。ま
た、第１配線３０のパターンの如何に依存せず、第１配
線３０の両側にＳｉ3Ｎ4層１５を確実に残すことができ
る。
【００４１】次に、ＣＭＰ研磨後に残ったＳｉＯ2層１
６の上にビアホール形成用の窓１７ａを持つフォトレジ
スト膜１７を形成する。そして、そのフォトレジスト膜
１７をマスクとして第１配線３０の保護層１３を選択的
にドライエッチングし、図２（ｂ）に示すように、第１
配線３０の導電性線路１２に達するビアホール２０を形
成する。このドライエッチング工程は、Ｓｉ3Ｎ4層１５
に対するエッチレートがＳｉＯ2よりなる第１配線３０
の保護層１３のそれよりも低くなるエッチング条件下
で、第１配線３０の導電性線路１２が露出するまで行
う。
【００４２】例えば、通常のＣＨＦ3−ＣＦ4系のエッチ
ングガスを用いたＳｉＯ2エッチングの条件では、５以
上のエッチング選択比（ＳｉＯ2層１６のエッチレート
／Ｓｉ3Ｎ4層１５のエッチレート）が容易に得られる。
【００４３】重ね合わせ誤差の累積によって、フォトレ
ジスト膜１７の窓１７ａが第１配線３０の上に正確に重
ならず、図２（ｂ）に示すように、第１配線３０の幅方
向にずれた場合、研磨後に残ったＳｉ3Ｎ4層１５の第１
配線３０の二つの側面に沿って延在する部分１５ａと１
５ｂに、窓１７ａが重なる。しかし、このような場合に
も、これらの部分１５ａと１５ｂがエッチング作用から
第１配線３０を保護するための絶縁性側壁の役目を果た
すので、下方にある導電性線路１２やＢＰＳＧ層１１ａ
がエッチング作用を受けるのを防止できる。そして、ビ
アホール２０は、導電性線路１２に対して自己整合的に
形成される。
【００４４】次に、フォトレジスト膜１７を除去してか
ら、ＳｉＯ2層１６の上に通常の方法を用いてＷ層（図
示せず）を堆積させた後、これをエッチバックし、ビア
ホール２０内にＷ層を埋め込む。こうして、図２（ｃ）
に示すように、ビアホール２０内にＷプラグ１８を充填
する。
【００４５】さらに、ＳｉＯ2層１６の上に通常の方法
を用いてＡｌ層１９を形成した後、これを所定形状にパ
ターン化する。Ａｌ層１９の底面は、Ｗプラグ１８の上
端に接触している。こうして、ＳｉＯ2層１６の上に、
パターン化されたＡｌ層１９からなる上位配線３１が形
成される。上位配線３１は、Ｗプラグ１８を介して下位
配線３０に電気的に接続される。
【００４６】なお、ＳｉＯ2層１３の厚さＤは、次の条
件を満たすように設定する。すなわち、基板１１の全体
においてＳｉＯ2層１６が持つの面内の寸法バラツキ量
と、前記研磨工程を実行するための研磨装置が持つ基板
１１の全体における面内の寸法バラツキ量との和の最大
値をＸとし、当該研磨装置におけるＳｉＯ2層１３とＳ
ｉＯ2層１６の研磨レートをそれぞれＹ、Ｚとすると、 Ｄ ＞ Ｘ（Ｙ／Ｚ） なる不等式を満たすように設定される。
【００４７】この不等式を満たさない場合には、Ｓｉ基
板（ウエハ）１１のすべてのチップ領域において、第１
配線３０上のＳｉ3Ｎ4層１５に対する研磨が終了してそ
の下のＳｉＯ2保護層１３が露出する前に、Ｓｉ基板１
１のいずれかのチップ領域において導電性線路１２が露
出してしまう恐れがある。導電性線路１２が露出する
と、導電性線路１２ａが研磨されてしまい、その断面積
が所望の値より小さくなってしまう。これは、従来技術
の説明欄で述べた、エッチングによって導電性線路１２
２の断面積が減少するのと同じ結果となり、好ましくな
い。逆に、この不等式を満たせば、基板１１の全体で研
磨が終了する前に、いずれかの箇所において第１配線３
０の導電性線路１２が露出して研磨されてしまうのを確
実に防止できる利点がある。
【００４８】例えば、Ｘ＝２００ｎｍ、Ｙ＝４０ｎｍ、
Ｚ＝２００ｎｍであれば、Ｄ＞４０ｎｍとなる。この実
施形態では、余裕を見て、例えばＤ＝５００ｎｍとする
ことができる。
【００４９】なお、第１実施形態の方法では、Ｓｉ基板
１１上に形成された第１配線３０に対して第２配線３１
を電気的に接続しているが、本発明はこの構成に限定さ
れない。例えば、半導体基板の表面に形成された拡散領
域などの導電性領域に対して第２配線３１を電気的に接
続するようにしてもよいことはもちろんである。
【００５０】以上述べたように、本発明の第１実施形態
の半導体装置の製造方法では、第１配線３０を覆うＳｉ
3Ｎ4層１５をＢＰＳＧ層１１ａ上に形成した後、層間絶
縁層として機能するＳｉＯ2層１６をＳｉ3Ｎ4層１５上
に形成し、続いて、第１配線３０のＳｉＯ2保護層１３
が露出するまで、ＣＭＰ技術によってＳｉＯ2層１６と
Ｓｉ3Ｎ4層１５とを研磨する。こうして、研磨後にＳｉ
Ｏ2層１６の表面と第１配線３０のＳｉＯ2保護層１３の
表面とが同じ平面内に含まれるようにすると共に、第１
配線３０の両側面とＢＰＳＧ層１１ａの表面に沿って延
在するＳｉ3Ｎ4層１５の部分を残す。また、ビアホール
２０形成用のエッチング工程におけるＳｉ3Ｎ4層１５の
エッチレートは、第１配線３０のＳｉＯ2保護層１３の
エッチレートより小さい。このため、ビアホール２０形
成用のエッチング工程において、第１配線３０の両側面
に沿って残されたＳｉ3Ｎ4層１５の部分１５ａと１５ｂ
を第１配線３０の導電性線路１２の保護用側壁として機
能させることができる。
【００５１】このように、第１実施形態の半導体装置の
製造方法では、従来方法で問題を引き起こしていたエッ
チバック法を使用せずに、ＣＭＰ技術を使用してＳｉ3
Ｎ4層１５を第１配線３０の両側面に沿って残すので、
第１配線３０の導電性線路１２を保護するための絶縁性
側壁を確実に形成できる。
【００５２】さらに、ＳｉＯ2層１６とＳｉ3Ｎ4層１５
の研磨工程におけるＳｉ3Ｎ4層１５の研磨レートは、Ｓ
ｉＯ2層１６の研磨レートより小さいため、Ｓｉ3Ｎ4層
１５を路用して当該研磨工程の終点を検出できる。よっ
て、当該研磨工程の終点検出が確実に行え、その結果、
層間絶縁層として機能するＳｉＯ2層１６の厚さのバラ
ツキを大幅に低減できる。
【００５３】なお、本発明に関連する従来技術として、
特開平４−７４４３０号公報に開示された半導体装置が
ある。この半導体装置の一例を図１０に示す。
【００５４】図１０に示すように、この半導体装置で
は、シリコン基板２１１の表面に下敷酸化層２１２が形
成され、その上に、パターン化された第１導電層２１３
と第１絶縁層２１４との積層体からなる下層配線２１４
を有している。下層配線２１４を形成する導電性線路
（すなわち第１導電層２１３）の間には、パターン化さ
れた第２絶縁層２１５からなる断面Ｕ字形の側壁が形成
されている。第２絶縁層２１５の表面を平坦化するた
め、それら側壁の間の溝にはポリイミド２１６が埋め込
まれている。上層配線２１８は、第１絶縁層２１４と第
２絶縁層２１５とポリイミド２１６の上に形成されてい
る。
【００５５】コンタクトホール２１７は、下層配線２１
４を構成する第１絶縁層２１４の対応する箇所を除去す
ることによって形成されている。上層配線２１８は、そ
のコンタクトホール２１７を介して下層配線２１４に接
触している。
【００５６】上記特開平４−７４４３０号公報には、第
２絶縁層２１５をポリイミドで形成し、ポリイミド層そ
れ自体を側壁として使用する構成も開示されている。
【００５７】図１０に示す従来の半導体装置では、コン
タクトホール２１７は、レジストをマスクとしてバッフ
ァード弗酸を用いたウェットエッチングにより、第１絶
縁層２１４の対応する箇所を除去して形成される。第１
絶縁層２１４がＳｉＯ2であり、第２絶縁層（側壁）２
１５がＳｉＮｘであれば、このウェットエッチングによ
って第２絶縁層２１５がエッチングされないため、コン
タクトホール２１７を第１導電層２１３とほぼ同じ幅に
形成することが可能となる。換言すれば、コンタクトホ
ール２１７に対応する箇所において第１導電層２１３の
幅を広げることが不要になる。
【００５８】しかし、図１０に示したような従来の半導
体装置では、第２絶縁層２１５からなる側壁の具体的な
製法が開示されていないため、図７を参照して述べたよ
うな問題が生じる恐れがある。また、下層配線２１４を
覆う厚い層間絶縁層については、何ら言及されていな
い。このため、層間絶縁層の厚さの精密な制御という本
発明の課題を解決できないことは明らかである。よっ
て、図１０に示したような従来の半導体装置とその製造
方法は、本発明に係る半導体装置の製造方法とは明らか
に異なるものである。
【００５９】（第２実施形態）図３〜図４は、本発明の
第２実施形態の半導体装置の製造方法の各工程を示す。
【００６０】先に述べた第１実施形態の方法では、図２
（ｂ）に示すように、ＣＭＰ研磨した後のＳｉＯ2層１
６の上に直接フォトレジスト膜１７が形成され、そのフ
ォトレジスト膜１７をマスクとしてビアホール形成用の
エッチングを行っている。このため、研磨後に残ったＳ
ｉＯ2層１６のみが層間絶縁層として機能する。しか
し、残ったＳｉＯ2層１６のみでは層間絶縁層の厚さが
不十分な場合がある。第２実施形態の方法はこのような
場合に適用されるものである。
【００６１】図３（ａ）〜図３（ｃ）と図４（ａ）に示
された工程は、図１（ａ）〜図１（ｃ）と図２（ａ）に
示された第１実施形態のそれと同じである。よって、図
１（ａ）〜図１（ｃ）と図２（ａ）におけるのと同じ符
号を伏してそれらの説明は省略する。
【００６２】第２実施形態では、図４（ｂ）に示すよう
に、ＣＭＰ工程の後、ＳｉＯ2層１６の上に層間絶縁層
として機能するＳｉＯ2層６１を形成する。そして、そ
のＳｉＯ2層６１の上に窓５７ａを持つフォトレジスト
膜５７が形成され、そのフォトレジスト膜５７をマスク
としてＳｉＯ2層６１と第１配線３０のＳｉＯ2保護層１
３のエッチングを行う。こうして、ＳｉＯ2層６１とＳ
ｉＯ2保護層１３を貫通するビアホール６０が形成され
る。ビアホール６０は、ＳｉＯ2層５８と保護層１３と
を貫通して導電性線路１２まで達している。
【００６３】ビアホール６０の形成後、第１実施形態の
場合と同様にして、ビアホール６０内にＷプラグ５８を
充填し、さらに、ＳｉＯ2層６１の上にパターン化され
たＡｌ層５９を形成する。Ａｌ層６１の底面は、Ｗプラ
グ５８の上端に接触している。こうして、ＳｉＯ2層６
１の上に、パターン化されたＡｌ層５９からなる上位配
線３２が形成される。上位配線３２は、Ｗプラグ５８を
介して下位配線３０に電気的に接続される。
【００６４】以上述べたように、本発明の第２実施形態
の半導体装置の製造方法では、第１実施形態の方法と同
様に、ビアホール６０形成用のエッチング工程で第１配
線３０の導電性線路１２を保護するための絶縁性側壁を
確実に形成できる。また、研磨後に残されたＳｉＯ2層
１６の表面は平坦化されているので、その上に形成され
たＳｉＯ2層６１の厚さも均一となる。よって、層間絶
縁層として機能するＳｉＯ2層１６と６１の厚さの和の
バラツキを大幅に低減できる。
【００６５】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、導電性線路とその上に重ねられ
た絶縁体を含む積層構造の配線の両側に、ビアホール形
成用のエッチング工程においてその導電性線路を保護す
るための絶縁性側壁を確実に形成できると共に、層間絶
縁層の厚さのバラツキを大幅に低減できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体装置の製造方法
の各工程を示す部分断面図である。
【図２】本発明の第１実施形態の半導体装置の製造方法
の各工程を示す部分断面図で、図１の続きである。
【図３】本発明の第２実施形態の半導体装置の製造方法
の各工程を示す部分断面図である。
【図４】本発明の第２実施形態の半導体装置の製造方法
の各工程を示す部分断面図で、図３の続きである。
【図５】従来の半導体装置の製造方法の各工程を示す部
分断面図である。
【図６】従来の半導体装置の製造方法の各工程を示す部
分断面図で、図５の続きである。
【図７】図５と図６に示す従来の半導体装置の製造方法
において生じる問題を示す部分断面図である。
【図８】導電性線路の一端部の近傍にビアホールを重ね
て配置する場合のレイアウトとマージンを示す概略説明
図である。
【図９】図８に示すレイアウトにおいて生じる問題を示
す部分断面図である。
【図１０】従来の半導体装置の構成を示す部分平面図と
そのＡ−Ａ線に沿った部分断面図である。
【符号の説明】
１１ シリコン基板 １１ａ ＢＰＳＧ層 １２ａ Ａｌ層 １２ 導電性線路 １３ａ ＳｉＯ2層 １３ ＳｉＯ2保護層 １４ フォトレジスト膜 １５ Ｓｉ3Ｎ4層 １５ａ、１５ｂ 側壁として作用するＳｉ3Ｎ4層の部分 １６ 層間絶縁層として機能するＳｉＯ2層 １７ フォトレジスト膜 １７ａ フォトレジスト膜の窓 １８ Ｗプラグ １９ Ａｌ層 ２０ ビアホール ３０ 下位配線 ３１ 上位配線 ３２ 上位配線 ５７ フォトレジスト膜 ５７ａ フォトレジスト膜の窓 ５８ Ｗプラグ ５９ Ａｌ層 ６０ ビアホール ６１ 層間絶縁層として機能するＳｉＯ2層

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に第１絶縁層を形成する工
    程と、 導電性線路とその上に重ねられた絶縁体を含む積層構造
    の第１配線を前記第１絶縁層の上に形成する工程と、 前記第１配線を覆う第２絶縁層を前記第１絶縁層上に形
    成する工程と、 層間絶縁層として機能する第３絶縁層を前記第２絶縁層
    上に形成する工程と、 ＣＭＰ技術を用いて前記第１配線の絶縁体が露出するま
    で前記第３絶縁層と前記第２絶縁層とを研磨し、もって
    前記第３絶縁層の表面と前記第１配線の絶縁体の表面と
    が同じ平面内に含まれるようにすると共に、前記第１配
    線の両側面と前記第１絶縁層の表面に沿って延在する前
    記第２絶縁層の部分を残す工程と、 研磨後に残った前記第３絶縁層の上にビアホール用パタ
    ーンを持つマスクを形成する工程と、 前記マスクを用いて前記第１配線の絶縁体を選択的にエ
    ッチングし、前記第１配線の導電体に達するビアホール
    を形成する工程と、 前記マスクを除去してから、前記ビアホール中に導電性
    プラグを充填する工程と、 研磨後に残った前記第３絶縁層の上に、または前記第３
    絶縁層の上に形成された第４絶縁層の上に第２配線を形
    成し、前記導電性プラグを介して前記第２配線を前記第
    １配線に電気的に接続する工程とを備え、 前記第３絶縁層と第２絶縁層の研磨工程における前記第
    ２絶縁層の研磨レートは、前記第３絶縁層の研磨レート
    より小さく、前記ビアホール形成用のエッチング工程に
    おける前記第２絶縁層のエッチレートは、前記第１配線
    の絶縁体のエッチレートより小さいことを特徴とする半
    導体装置の製造方法。
  2. 【請求項２】 前記第２配線が、研磨後に残った前記第
    ３絶縁層の上に直接形成され、前記ビアホール中に充填
    された導電性プラグを介して前記第１配線に電気的に接
    続される請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記第２配線が、研磨後に残った前記第
    ３絶縁層の上に配置された前記第４絶縁層を介して形成
    され、また、前記ビアホールが前記第３絶縁層と前記第
    ４絶縁層を貫通しており、前記第２配線はそのビアホー
    ル中に充填された前記導電性プラグを介して前記第１配
    線に電気的に接続される請求項１に記載の半導体装置の
    製造方法。
  4. 【請求項４】 前記第３絶縁層が持つ面内の寸法バラツ
    キ量と、前記研磨工程を実行するための研磨装置が持つ
    面内の寸法バラツキ量との和の最大値をＸとし、当該研
    磨装置における前記第２絶縁層と前記第３絶縁層の研磨
    レートをそれぞれＹ、Ｚとすると、前記第１配線の絶縁
    体の厚さＤは、 Ｄ ＞ Ｘ（Ｙ／Ｚ） なる不等式を満たすように設定される請求項１〜３のい
    ずれかに記載の半導体装置の製造方法。
  5. 【請求項５】 前記第３絶縁層の前記第１配線の上に位
    置する部分が、前記研磨工程の終点検出に利用される請
    求項１〜４のいずれかに記載の半導体装置の製造方法。
  6. 【請求項６】 前記第１配線の絶縁体と前記第３絶縁層
    が酸化シリコンからなり、前記第２絶縁層が窒化シリコ
    ンからなる請求項１〜５のいずれかに記載の半導体装置
    の製造方法。
JP20012999A 1999-07-14 1999-07-14 半導体装置の製造方法 Expired - Fee Related JP3317399B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP20012999A JP3317399B2 (ja) 1999-07-14 1999-07-14 半導体装置の製造方法
US09/616,774 US6380071B1 (en) 1999-07-14 2000-07-14 Method of fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20012999A JP3317399B2 (ja) 1999-07-14 1999-07-14 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2001028392A true JP2001028392A (ja) 2001-01-30
JP3317399B2 JP3317399B2 (ja) 2002-08-26

Family

ID=16419302

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20012999A Expired - Fee Related JP3317399B2 (ja) 1999-07-14 1999-07-14 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US6380071B1 (ja)
JP (1) JP3317399B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002530A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 금속 배선 형성 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6787906B1 (en) * 2000-10-30 2004-09-07 Samsung Electronics Co., Ltd. Bit line pad and borderless contact on bit line stud with localized etch stop layer formed in an undermined region
KR100706800B1 (ko) * 2006-01-02 2007-04-12 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
EP3217425B1 (en) * 2016-03-07 2021-09-15 IMEC vzw Self-aligned interconnects and corresponding method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08153796A (ja) * 1994-11-29 1996-06-11 Sony Corp 半導体装置及びその製造方法
JPH10173047A (ja) * 1996-12-11 1998-06-26 Mitsubishi Electric Corp 半導体装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0474430A (ja) 1990-07-17 1992-03-09 Nec Corp 半導体装置
US6020258A (en) * 1997-07-07 2000-02-01 Yew; Tri-Rung Method for unlanded via etching using etch stop

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08153796A (ja) * 1994-11-29 1996-06-11 Sony Corp 半導体装置及びその製造方法
JPH10173047A (ja) * 1996-12-11 1998-06-26 Mitsubishi Electric Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002530A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 금속 배선 형성 방법

Also Published As

Publication number Publication date
JP3317399B2 (ja) 2002-08-26
US6380071B1 (en) 2002-04-30

Similar Documents

Publication Publication Date Title
KR100699865B1 (ko) 화학기계적 연마를 이용한 자기 정렬 콘택 패드 형성 방법
JP2773729B2 (ja) 半導体装置の製造方法
KR100215847B1 (ko) 반도체 장치의 금속 배선 및 그의 형성 방법
JPH10223762A (ja) 半導体装置及びその製造方法
JP2004023098A (ja) 半導体素子の製造方法
JP3114931B2 (ja) 導電体プラグを備えた半導体装置およびその製造方法
JP3902507B2 (ja) 半導体素子のリペアヒューズ開口方法
JP2001210645A (ja) 半導体装置及び半導体装置の製造方法
JP3317399B2 (ja) 半導体装置の製造方法
JPH10335459A (ja) 半導体装置およびその製造方法
JP4498568B2 (ja) 自己整列コンタクトをもつ半導体素子の製造方法
JP3816273B2 (ja) 半導体装置の配線及びその製造方法
KR100366634B1 (ko) 반도체 소자의 제조 방법
JP3351177B2 (ja) 接続孔を形成する工程を有する配線構造の形成方法
JP2006202968A (ja) 半導体装置の製造方法
KR20050068061A (ko) 반도체 소자의 배선 방법
KR100406731B1 (ko) 반도체 소자의 층간막 평탄화 구조의 형성 방법
JP3235542B2 (ja) 半導体装置およびその製造方法
JP4110776B2 (ja) 半導体装置および半導体装置の製造方法
KR100642485B1 (ko) 반도체 소자의 제조 방법
JPH10209402A (ja) 半導体素子及びその製造方法
KR100246101B1 (ko) 반도체 장치의 다층 금속 배선 구조 및 그 형성 방법
KR100439477B1 (ko) 반도체 소자의 텅스텐 플러그 형성방법
KR100470390B1 (ko) 에스램소자 제조시 다마신을 이용한 국부배선 스페이스최소화방법
KR101033985B1 (ko) 반도체소자의 비트라인 형성방법

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees