JPH0474430A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0474430A JPH0474430A JP18851590A JP18851590A JPH0474430A JP H0474430 A JPH0474430 A JP H0474430A JP 18851590 A JP18851590 A JP 18851590A JP 18851590 A JP18851590 A JP 18851590A JP H0474430 A JPH0474430 A JP H0474430A
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- Japan
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- insulating film
- film
- conductive pattern
- layer
- contact hole
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に多層配線構造の半導体
装置に関する。
装置に関する。
従来技術による２層配線構造の半導体装置について、第
３図＜ａ）の平面図とそのＡ−Ｂ断面図である第３図（
ｂ）とを参照して説明する。
３図＜ａ）の平面図とそのＡ−Ｂ断面図である第３図（
ｂ）とを参照して説明する。
シリコン基板１１の上に下敷酸化膜１２を介して下層配
線となる下層導電パターン１３が形成されている。
線となる下層導電パターン１３が形成されている。
全面に層間絶縁膜１９が堆積され、平坦化塗布膜１６か
埋め込まれ、さらに全面に層間絶縁膜２０が堆積されて
いる。
埋め込まれ、さらに全面に層間絶縁膜２０が堆積されて
いる。
ここでは層間絶縁膜２０．１９が２ステツプエツチング
により選択エツチングされてコンタクトホール１７が開
口されたのち、上層導電パターン１８が形成されている
。
により選択エツチングされてコンタクトホール１７が開
口されたのち、上層導電パターン１８が形成されている
。
高集積化が進むにつれ配線密度が上って、フォトリソグ
ラフィー工程における目金せずれの問題か大きくなって
いる。
ラフィー工程における目金せずれの問題か大きくなって
いる。
下層導電パターン１３とコンタクトホール１７との位置
ずれや、コンタクトホール１７形成時の層間絶縁膜のエ
ツチング横拡がりなどによって、設計と仕上がりとのず
れか生じる。
ずれや、コンタクトホール１７形成時の層間絶縁膜のエ
ツチング横拡がりなどによって、設計と仕上がりとのず
れか生じる。
そのためコンタクトホール１７の周囲のみ下層導電パタ
ーン１３または上層導電パターン１８の幅を片側０５μ
ｍ程度拡げなければならない。
ーン１３または上層導電パターン１８の幅を片側０５μ
ｍ程度拡げなければならない。
従来技術による配線幅と配線間隔とを決定する配線設計
ルールにおいて、コンタクトホール周りが最も厳しい設
計になり、配線の微細化や高集積化が困難であった。
ルールにおいて、コンタクトホール周りが最も厳しい設
計になり、配線の微細化や高集積化が困難であった。
またコンタクトホール周りの配線間隔の設計ルールをよ
り厳しくすると、高集積化か可能になる替りに、配線間
隔が非常に狭くなって、パターニングや上層配線のステ
ップカバレージの悪化が問題になってくる。
り厳しくすると、高集積化か可能になる替りに、配線間
隔が非常に狭くなって、パターニングや上層配線のステ
ップカバレージの悪化が問題になってくる。
本発明の半導体装置は第１の導電膜の上に第１の絶縁膜
が堆積された積層′Ｗ４造の下層配線が形成され、該下
層配線に第２の絶縁膜からなる側壁が形成され、前記第
１の導電膜と上層配線との接続部において前記第１の絶
縁膜が除去されているものである。
が堆積された積層′Ｗ４造の下層配線が形成され、該下
層配線に第２の絶縁膜からなる側壁が形成され、前記第
１の導電膜と上層配線との接続部において前記第１の絶
縁膜が除去されているものである。
本発明の第１の実施例について、第１図（ａ）の平面図
とそのＡ−Ｂ断面図である第１図（ｂ）とを参照して説
明する。
とそのＡ−Ｂ断面図である第１図（ｂ）とを参照して説
明する。
シリコン基板１１の上に下敷酸化膜１２を介して、下層
導電パターン１３と厚さ１．０μｍのプラズマ酸化膜か
らなる第１の絶縁膜１４とが積層された下層配線２１か
形成されている。
導電パターン１３と厚さ１．０μｍのプラズマ酸化膜か
らなる第１の絶縁膜１４とが積層された下層配線２１か
形成されている。
下層配線２１の側面と下敷酸化膜１２を覆う厚さ０．５
μｍのプラズマ窒化膜からなる第２の絶縁膜１５が形成
されている。
μｍのプラズマ窒化膜からなる第２の絶縁膜１５が形成
されている。
さらに平坦度を増すためにポリイミドからなる平坦化塗
布膜１６が埋め込まれている。
布膜１６が埋め込まれている。
ここで第１の絶縁膜］４の上の第２の絶縁膜１５と平坦
化塗布膜１６とをなくすためには、ＲＩＥ法などによる
エッチバックを用いることかできる。
化塗布膜１６とをなくすためには、ＲＩＥ法などによる
エッチバックを用いることかできる。
レジストをマスクとしてバッフアート弗酸を用いて第１
の絶縁膜１４をウェットエツチンクして、上層導電パタ
ーン１８との接続部にコンタクトホール１７を形成すれ
ば、プラズマ窒化膜からなる第２の絶縁膜１５がエツチ
ングされることはない。
の絶縁膜１４をウェットエツチンクして、上層導電パタ
ーン１８との接続部にコンタクトホール１７を形成すれ
ば、プラズマ窒化膜からなる第２の絶縁膜１５がエツチ
ングされることはない。
したかって下層導電パターン１３の幅とほぼ等しいコン
タクトホール１７が形成される。
タクトホール１７が形成される。
つぎに本発明の第２の実施例について、第２図（ａ）の
平面図と、そのＡ−Ｂ断面図である第２図（ｂ）とを参
照して説明する。
平面図と、そのＡ−Ｂ断面図である第２図（ｂ）とを参
照して説明する。
本実施例においては、下層配線２１の側壁としてポリイ
ミドからなる第２の絶縁膜１５を形成して、平坦化のた
めの埋め込みを兼ねている。
ミドからなる第２の絶縁膜１５を形成して、平坦化のた
めの埋め込みを兼ねている。
そのため工程が短縮されるという利点がある。
本発明において第１の絶縁膜と第２の絶縁膜とを異なっ
た材質とすることでエツチングが自動的にストップし、
コンタクトホールが横方向に拡がる恐れがなくなった。
た材質とすることでエツチングが自動的にストップし、
コンタクトホールが横方向に拡がる恐れがなくなった。
その結果コンタクトホール周りで下層導電幅を拡げる必
要がなくなり、高集積化に有利になった。
要がなくなり、高集積化に有利になった。
コンタクトホール径と下層導電パターン幅とをほぼ等し
くすることができ、コンタクト抵抗の小さい多層配線を
形成することができる。
くすることができ、コンタクト抵抗の小さい多層配線を
形成することができる。
さらにリソグラフィー工程において軽微な位置すれがあ
っても、コンタクトホールのエツチングが自己整合的に
行はれるという利点がある。
っても、コンタクトホールのエツチングが自己整合的に
行はれるという利点がある。
第１図（ａ）は本発明の第１の実施例を示す平面図、第
１図（ｂ）は第１図（ａ）のＡ−Ｂ断面図、第２図（ａ
）は本発明の第２の実施例を示す平面図、第２図（ｂ）
は第２図（ａ）のＡ−Ｂ断面図、第３図（ａ）は従来技
術による２層配Ｖ＆構造を示す平面図、第３図（ｂ）は
第３図（ａ）のＡ−Ｂ断面図である。 １１・・・シリコン基板、１２・・・下敷酸化膜、１３
・・・下層導電パターン、１４・・・第１の絶縁膜、１
５・・・第２の絶縁膜、１６・・・平坦化塗布膜、１７
・・・コンタクトホール、１８・・・上層導電パターン
、１９２０・・・層間絶縁膜、２１・・・下層配線。
１図（ｂ）は第１図（ａ）のＡ−Ｂ断面図、第２図（ａ
）は本発明の第２の実施例を示す平面図、第２図（ｂ）
は第２図（ａ）のＡ−Ｂ断面図、第３図（ａ）は従来技
術による２層配Ｖ＆構造を示す平面図、第３図（ｂ）は
第３図（ａ）のＡ−Ｂ断面図である。 １１・・・シリコン基板、１２・・・下敷酸化膜、１３
・・・下層導電パターン、１４・・・第１の絶縁膜、１
５・・・第２の絶縁膜、１６・・・平坦化塗布膜、１７
・・・コンタクトホール、１８・・・上層導電パターン
、１９２０・・・層間絶縁膜、２１・・・下層配線。
Claims (1)
- 第１の導電膜の上に第１の絶縁膜が堆積された積層構
造の下層配線が形成され、該下層配線に第２の絶縁膜か
らなる側壁が形成され、前記第１の導電膜と上層配線と
の接続部において前記第１の絶縁膜が除去されているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18851590A JPH0474430A (ja) | 1990-07-17 | 1990-07-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18851590A JPH0474430A (ja) | 1990-07-17 | 1990-07-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474430A true JPH0474430A (ja) | 1992-03-09 |
Family
ID=16225071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18851590A Pending JPH0474430A (ja) | 1990-07-17 | 1990-07-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474430A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380071B1 (en) | 1999-07-14 | 2002-04-30 | Nec Corporation | Method of fabricating semiconductor device |
-
1990
- 1990-07-17 JP JP18851590A patent/JPH0474430A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380071B1 (en) | 1999-07-14 | 2002-04-30 | Nec Corporation | Method of fabricating semiconductor device |
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