KR100524917B1 - 반도체 소자의 금속 배선간 절연막 및 그 형성방법 - Google Patents

Abstract

본 발명의 금속 배선간 절연막은, 반도체 기판상의 제1 금속 배선막 및 제2 금속 배선막 사이에 개재되는데, 금속 배선간 절연막 내에서 제1 금속 배선막과 제2 금속 배선막을 연결시키기 위하여 형성된 컨택 플러그 주위에 형성된 제1 절연막, 및 제1 절연막 주위에 형성된 저 유전율 물질로 이루어진 제2 절연막을 포함한다. 이에 따르면, 기생 커패시터의 커패시턴스를 감소시킬 수 있을 뿐 아니라 미세 컨택 홀을 용이하게 형성시킬 수 있는 이점이 있다.

Description

반도체 소자의 금속 배선간 절연막 및 그 형성 방법{Inter metal dielectric layer of semiconductor device and method of fabricating thereof}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 반도체 소자의 금속 배선간 및 그 형성 방법에 관한 것이다.

반도체 소자의 제조 기술이 점차 고 집적화되고 있으며, 또한 빠른 속도가 요구됨에 따라 도전층 배선 구조에 있어서도 기존의 단일 도전층 배선 구조에서 이중 도전층 배선 구조 또는 다층 도전층 배선 구조로 점점 그 사용 폭이 넓어지고 있다. 그러나, 이중 도전층 배선 구조 또는 다층 도전층 배선 구조로 이루어진 반도체 소자의 경우에는 두 도전층 배선 사이의 절연막이 유전막 역할을 함으로써 기생 커패시터를 형성시키고, 이 기생 커패시터의 커패시턴스가 작지 않을 경우에는 소자의 성능을 저하시킨다는 문제가 있다.

이하, 종래 기술에 의한 반도체 소자의 금속 배선간 절연막 및 그 형성 방법을 통해 기생 커패시터가 형성되는 과정을 살펴본다.

도 1은 종래의 종래의 반도체 소자의 금속 배선간 절연막을 설명하기 위한 평면도이고, 도 2는 도 1의 선 Ⅰ-Ⅱ를 따라 도시한 단면도이다.

도 1 및 도 2를 참조하면, 제1 도전성 물질층, 예컨대 제1 금속 배선막(40)이 반도체 기판(10)의 활성 영역과 컨택되어 있다. 상기 컨택은 반도체 기판(10)과 제1 금속 배선막(40) 사이의 층간 절연막(20)내에 형성된 컨택 플러그(30)에 의해 이루어진다. 제1 금속 배선막(40)상에는 산화막과 같은 금속 배선간 절연막(50)이 형성되어 있다. 금속 배선간 절연막(50)에는 두 금속 배선을 컨택시키기 위한 컨택 홀, 즉 비어 홀(via hole)이 형성되어 있으며, 이 비어 홀에는 도전성 물질층(60)이 채워진다. 그리고 제2 금속 배선막(70)은 금속 배선간 절연막(50) 및 도전성 물질층(60)상에 형성되어서, 도전성 물질층(60)을 통해 제1 금속 배선막(40)과 컨택된다.

도 3 내지 도 5는 상기와 같은 종래 반도체 소자의 금속 배선간 절연막의 형성 방법을 설명하기 위한 단면도들이다.

도 3을 참조하면, 반도체 기판(10)의 활성 영역과 컨택되도록 제1 금속 배선막(40)을 형성한다. 제1 금속 배선막(40)은, 도시된 바와 같이, 반도체 기판(10)과의 사이에 형성된 층간 절연막(20)내의 컨택 플러그(30)를 통해 반도체 기판(10)의 활성 영역과 컨택될 수 있다. 그리고 제1 금속 배선막(40)상에 금속 배선간 절연막(50)을 적층한다.

도 4를 참조하면, 금속 배선간 절연막(50)상에 포토레지스트막 패턴(80)을 형성하고, 포토레지스트막 패턴(80)을 식각 마스크로 금속 배선간 절연막(50)내에 제1 금속 배선막(40)의 일부를 노출시키는 컨택 홀(90)을 형성한다.

계속해서, 상기 컨택 홀(90)내에 도전성 물질층을 형성한다. 그리고 금속 배선간 절연막(50) 및 도전성 물질층 전면에 제2 금속 배선막을 형성하면, 도 2에 도시된 바와 같은 금속 배선간 절연막이 완성된다.

이와 같은 구조 및 공정에서, 서로 대향하는 제1 금속 배선막(40) 및 제2 금속 배선막(70)이 형성되고, 그 사이에 금속 배선간 절연막(50)이 형성된다. 따라서 제1 금속 배선막(40) 및 제2 금속 배선막(70)이 각각 상부 전극 및 하부 전극 역할을 하고, 금속 배선간 절연막(50)이 유전막 역할을 하는 기생 커패시터가 형성된다. 이와 같은 기생 커패시터는 소자의 성능을 저하시킨다. 따라서 기생 커패시터의 커패시턴스를 줄이기 위하여 여러 가지 방법들이 사용되고 있으며, 그 대표적인 방법들 중의 하나는 저유전율을 갖는 물질을 사용하여 금속 배선간 절연막을 형성하는 방법이다.

그런데, 현재 저유전율을 갖는 물질은 구조적으로 밀집되지 않은 상태이므로, 미세한 크기의 컨택을 형성하기 위한 식각 공정이 용이하지 않다는 문제점이 있다. 이는 앞으로 유전율이 더욱 낮은 물질을 사용하고, 컨택의 크기도 점점 좁아지는 추세에 미루어보아 시급히 개선되어야 할 필요가 있다.

본 발명이 이루고자 하는 기술적 과제는, 저유전율 물질로 금속 배선간 절연막을 형성하면서도 미세 컨택을 용이하게 형성할 수 있는 구조를 갖는 반도체 소자의 금속 배선간 절연막을 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 금속 배선간 절연막을 형성하는 방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속 배선간 절연막은, 반도체 기판상의 제1 금속 배선막 및 제2 금속 배선막 사이에 개재되는 금속 배선간 절연막에 있어서, 상기 금속 배선간 절연막 내에서 상기 제1 금속 배선막과 제2 금속 배선막을 연결시키기 위하여 형성된 컨택 플러그 주위에 형성된 제1 절연막; 및 상기 제1 절연막 주위에 형성된 저 유전율 물질로 이루어진 제2 절연막을 포함하는 것을 특징으로 한다.

여기서, 상기 제2 절연막 및 상기 제2 금속 배선막 사이에 형성된 제3 절연막을 더 포함하는 것이 바람직하다.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속 배선간 절연막 형성 방법은, 반도체 기판상의 제1 금속 배선막 및 제2 금속 배선막 사이에 개재되는 금속 배선간 절연막 형성 방법에 있어서, (가) 상기 제1 금속 배선막상에 제1 절연막을 형성하는 단계; (나) 제1 마스크막 패턴을 식각 마스크로 제1 절연막 패턴을 형성하되, 상기 제1 금속 배선막상에 일정 두께의 제1 절연막이 남아 있도록 하는 단계; (다) 상기 제1 절연막 패턴이 형성된 구조체 전면에 저유전율 물질로 이루어진 제2 절연막을 형성하는 단계; (라) 상기 제2 절연막을 평탄화하여 상기 제1 절연막의 상부 표면을 노출시키는 단계; (마) 제2 마스크막 패턴을 사용한 식각 공정을 수행하여 상기 제1 절연막을 관통하여 상기 제1 금속 배선막을 노출시키는 컨택 홀을 형성하는 단계; 및 (바) 상기 제2 절연막 및 상기 컨택 홀 내에 상기 제2 금속 배선막을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선간 절연막 형성 방법은, 반도체 기판상의 제1 금속 배선막 및 제2 금속 배선막 사이에 개재되는 금속 배선간 절연막 형성 방법에 있어서, (가) 상기 제1 금속 배선막상에 제1 절연막 및 저 유전율 물질로 이루어진 제2 절연막을 순차적으로 형성하는 단계; (나) 제1 마스크막 패턴을 사용해서 상기 제1 및 제2 절연막을 패터닝하여, 상기 제1 금속 배선막의 일부 영역을 노출시키는 제1 및 제2 절연막 패턴을 형성하는 단계; (다) 상기 제1 및 제2 절연막 패턴이 형성된 구조체 전면에 제3 절연막을 형성하는 단계; (라) 제2 마스크막 패턴을 사용한 식각 공정을 수행하여 상기 제3 절연막 및 상기 제1 절연막을 관통하여 상기 제1 금속 배선막을 노출시키는 컨택 홀을 형성하는 단계; 및 (마) 상기 제3 절연막 및 상기 컨택 홀 내에 상기 제2 금속 배선막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선간 절연막 형성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 5는 본 발명에 따른 반도체 소자의 금속 배선간 절연막을 나타내 보인 평면도이고, 도 6은 도 5의 선 Ⅵ-Ⅵ'을 따라 도시한 단면도이다.

도 5 및 도 6을 참조하면, 본 발명에 따른 금속 배선간 절연막은, 반도체 기판(100)상의 제1 금속 배선막(130) 및 제2 금속 배선막(170) 사이에 개재된다. 제1 금속 배선막(130)과 반도체 기판(100) 사이에는 층간 절연막(110)이 개재되며, 층간 절연막(110)을 관통하여 형성된 도전성 제1 플러그(120)을 통해 반도체 기판(100)의 활성 영역과 제1 금속 배선막(130)이 연결된다. 경우에 따라서 제1 금속 배선막(130)은 게이트 도전층과 연결될 수도 있다. 제1 금속 배선막(130)과 제2 금속 배선막(170)은 도전성 제2 플러그(160)를 통하여 컨택된다. 이 때, 제2 플러그(160) 주위에는 산화막과 같은 제1 절연막(140)이 형성되며, 제1 절연막(140) 주위에는 저 유전율 물질로 이루어진 제2 절연막(150)이 형성된다. 도시된 바와 같이, 제2 플러그(160)를 형성시키기 위한 컨택 홀이 제1 절연막(140)내에 형성되므로, 컨택 홀 형성이 용이하며, 동시에 제1 절연막(140) 주위에 저 유전율 물질로 이루어진 제2 절연막(150)이 형성되므로, 기생 커패시터의 커패시턴스도 현저하게 낮출 수 있다.

도 7은 본 발명의 다른 실시예에 따른 금속 배선간 절연막을 나타내 보인 단면도이다. 도 7에서 도 6과 동일한 참조 부호는 동일한 부재 또는 층을 나타낸다.

도 7을 참조하면, 저 유전율 물질로 이루어진 제2 절연막(150)과 제2 금속 배선막(170) 사이에 제3 절연막(145)이 형성된다는 점에서 앞서 설명한 실시예와 다르다. 즉, 제2 절연막(150)은 저 유전율 물질로 이루어지므로 공극율이 낮다. 따라서, 공극율이 낮은 제2 절연막(150)상에 직접 제2 금속 배선막(170)을 형성시킬 경우에 계면상의 여러가지 문제점들이 발생될 수 있다. 본 실시예에서는 이와 같은 문제점들을 예방하기 위하여, 제2 절연막(150)과 제2 금속 배선막(170) 사이에 제3 절연막(145)을 형성시킨다. 제3 절연막(145)은 제1 절연막(140)과 같이 산화막으로 형성시키는 것이 바람직하다.

그러면, 이와 같은 구조를 갖는 금속 배선간 절연막 형성 방법을 첨부된 도면을 참조하면서 설명하기로 한다.

도 8 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선간 절연막 형성 방법을 설명하기 위한 단면도들이다.

먼저 도 8을 참조하면, 반도체 기판(100)의 활성 영역과 도전성 제1 플러그(110)를 통해 연결되는 제1 금속 배선막(130)을 형성한다. 제1 플러그(110)는 반도체 기판(100)과 제1 금속 배선막(130) 사이의 층간 절연막(120)을 관통하도록 형성된다. 그리고, 제1 금속 배선막(130)상에 제1 절연막(140)을 형성한다. 제1 절연막(140)으로서 산화막을 사용하는 것이 바람직하다.

다음에 도 9를 참조하면, 제1 절연막(140)상에 제1 마스크막 패턴(200)을 형성한다. 제1 마스크막 패턴(200)으로서는 포토레지스트막 패턴을 사용할 수 있다. 즉, 제1 절연막(140)상에 포토레지스트막을 도포한 후에 통상의 리소그라피법에 따른 노광 및 현상을 수행하면 제1 마스크막 패턴(200)으로서의 포토레지스트막 패턴을 형성시킬 수 있다. 이와 같이, 제1 마스크막 패턴(200)을 형성한 후에는, 상기 제1 마스크막 패턴(200)을 식각 마스크로 하여 제1 절연막(140)을 식각한다. 이때, 식각은 제1 절연막(140)의 전 두께에 걸쳐서 이루어지지 않도록 한다. 즉, 제1 금속 배선막(130)상에 일정 두께, 예컨대 제1 절연막(140)의 전체 두께의 약 1/10 정도가 남도록 식각 공정을 수행한다.

다음에 도 10을 참조하면, 제1 마스크막 패턴(도 9의 200)을 제거한다. 그리고 전면에 저 유전율 물질로 이루어진 제2 절연막(150)을 도포한다. 제2 절연막(150)은 화학 기상 증착법을 사용하여 형성시킬 수 있다. 이어서, 통상의 평탄화 공정, 예컨대 화학 기계적 연마법 등을 사용하여 제1 절연막(140)의 상부 표면이 노출되도록 제2 절연막(150)을 평탄화시킨다.

다음에 도 11을 참조하면, 도 10의 구조체 전면에 제1 절연막(140)의 노출 표면의 일부를 노출시키는 제2 마스크막 패턴(210)을 형성한다. 제1 마스크막 패턴(200)과 마찬가지로, 제2 마스크막 패턴(210)으로서 포토레지스트막 패턴을 사용할 수 있다. 다음에 제2 마스크막 패턴(210)을 이용하여 제1 절연막(140)의 노출 부분을 식각하여 컨택 홀(220)을 형성한다.

다음에는, 도 6에 도시된 바와 같이, 컨택 홀내에 도전성 물질을 적층하여 제2 플러그를 형성하고, 이어서 제2 금속 배선막을 형성하면 본 발명에 따른 금속 배선간 절연막이 완성된다.

도 12 내지 도 15는 본 발명의 다른 실시예에 따른 금속 배선간 절연막 형성 방법을 설명하기 위한 단면도들이다.

먼저 도 12를 참조하면, 반도체 기판(100)의 활성 영역과 도전성 제1 플러그(110)를 통해 연결되는 제1 금속 배선막(130)을 형성한다. 제1 플러그(110)는 반도체 기판(100)과 제1 금속 배선막(130) 사이의 층간 절연막(120)을 관통하도록 형성된다. 그리고, 제1 금속 배선막(130)상에 제1 절연막(140) 및 저 유전율 물질로 이루어진 제2 절연막(150)을 순차적으로 형성한다. 제1 절연막(140)으로서 산화막을 사용하는 것이 바람직하다.

다음에 도 13을 참조하면, 도 12의 제2 절연막(150)상에 제1 마스크막 패턴(300)을 형성한다. 제1 마스크막 패턴(300)으로는 포토레지스트막 패턴을 사용할 수 있다. 이어서, 제1 마스크막 패턴(300)을 식각 마스크로 제2 절연막(150) 및 제1 절연막(140)을 식각한다. 경우에 따라서는, 제2 절연막(150)만을 식각할 수도 있다.

다음에 도 14를 참조하면, 제1 마스크막 패턴(도 13의 300)을 제거한다. 그리고 전면에 제3 절연막(145)을 형성한다. 제3 절연막(145)은 제1 절연막(140)과 동일한 물질막, 예컨대 산화막을 사용하는 것이 바람직하다. 저 유전율 물질로 이루어진 제2 절연막(150)의 공극율이 높은 경우에는 평탄화 공정을 수행하여 제2 절연막(150)을 노출시킬 수도 있다.

다음에 도 15를 참조하면, 제3 절연막(145)상에 제2 마스크막 패턴(310)을 형성한다. 그리고 제2 마스크막 패턴(310)을 식각 마스크로 제3 절연막(145)을 식각하여 제1 금속 배선막(130)의 일부를 노출시키는 컨택 홀(320)을 형성한다. 이어서 상기 제2 마스크막 패턴(310)을 제거하고, 상기 컨택 홀(320) 내에 도전성 물질을 적층함으로써 도전성 제2 플러그를 형성한 후에 전면에 제2 금속 배선막을 도포하면, 도 7에 도시된 바와 같이, 본 발명에 따른 금속 배선간 절연막이 완성된다.

이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 금속 배선간 절연막 및 그 형성 방법에 의하면, 금속 배선막 사이를 연결시키기 위한 컨택 부분 주위에는 산화막과 같은 절연막으로 형성되고, 그 주위에 다시 저 유전율 물질로 이루어진 절연막을 형성시킴으로써, 기생 커패시터의 커패시턴스를 감소시킬 수 있을 뿐만 아니라, 금속 배선막 사이의 연결을 위한 미세 컨택 홀을 기존 공정을 사용하여 용이하게 형성시킬 수 있다.

도 1은 종래의 반도체 소자의 금속 배선간 절연막을 설명하기 위한 평면도이다.

도 2는 도 1의 선 Ⅰ-Ⅱ를 따라 도시한 단면도이다.

도 3 및 도 4는 종래의 반도체 소자의 금속 배선간 절연막의 형성 방법을 설명하기 위한 단면도들이다.

도 5는 본 발명에 따른 반도체 소자의 금속 배선간 절연막을 설명하기 위한 평면도이다.

도 6은 도 5의 선 Ⅵ-Ⅵ'을 따라 도시한 단면도이다.

도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선간 절연막을 나타내 보인 단면도이다.

도 8 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선간 절연막 형성 방법을 설명하기 위한 단면도들이다.

도 12 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선간 절연막 형성 방법을 설명하기 위한 단면도들이다.

Claims (5)

1. 반도체 기판상의 제1 금속 배선막 및 제2 금속 배선막 사이에 개재되는 금속 배선간 절연막에 있어서,

   상기 금속 배선간 절연막 내에서 상기 제1 금속 배선막과 제2 금속 배선막을 연결시키기 위하여 형성된 컨택 플러그의 측면에 형성된 제1 절연막; 및

   상기 금속 배선간 절연막에서 상기 제1 절연막을 제외한 영역에 형성되고, 저 유전율 물질로 이루어진 제2 절연막을 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선간 절연막.
2. 제1항에 있어서,

   상기 제2 절연막 및 상기 제2 금속 배선막 사이에 형성된 제3 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선간 절연막.
3. 반도체 기판상의 제1 금속 배선막 및 제2 금속 배선막 사이에 개재되는 금속 배선간 절연막 형성 방법에 있어서,

   (가) 상기 제1 금속 배선막상에 제1 절연막을 형성하는 단계;

   (나) 제1 마스크막 패턴을 식각 마스크로 제1 절연막 패턴을 형성하되, 상기 제1 금속 배선막상에 제1 절연막이 남아 있도록 하는 단계;

   (다) 상기 제1 절연막 패턴이 형성된 구조체 전면에 저유전율 물질로 이루어진 제2 절연막을 형성하는 단계;

   (라) 상기 제2 절연막을 평탄화하여 상기 제1 절연막의 상부 표면을 노출시키는 단계;

   (마) 제2 마스크막 패턴을 사용한 식각 공정을 수행하여 상기 제1 절연막을 관통하여 상기 제1 금속 배선막을 노출시키는 컨택 홀을 형성하는 단계; 및

   (바) 상기 제2 절연막 및 상기 컨택 홀 내에 상기 제2 금속 배선막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선간 절연막 형성 방법.
4. 반도체 기판상의 제1 금속 배선막 및 제2 금속 배선막 사이에 개재되는 금속 배선간 절연막 형성 방법에 있어서,

   (가) 상기 제1 금속 배선막상에 제1 절연막 및 저 유전율 물질로 이루어진 제2 절연막을 순차적으로 형성하는 단계;

   (나) 제1 마스크막 패턴을 사용해서 상기 제1 및 제2 절연막을 패터닝하여, 상기 제1 금속 배선막의 일부 영역을 노출시키는 제1 및 제2 절연막 패턴을 형성하는 단계;

   (다) 상기 제1 및 제2 절연막 패턴이 형성된 구조체 전면에 제3 절연막을 형성하는 단계;

   (라) 제2 마스크막 패턴을 사용한 식각 공정을 수행하여 상기 제3 절연막 및 상기 제1 절연막을 관통하여 상기 제1 금속 배선막을 노출시키는 컨택 홀을 형성하는 단계; 및

   (마) 상기 제3 절연막 및 상기 컨택 홀 내에 상기 제2 금속 배선막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선간 절연막 형성 방법.
5. 제 1 항에 있어서, 상기 제1 절연막이, 상기 컨택 플러그와 연결된 영역을 제외한 제1 금속 배선막 전면에 형성된 것을 더 포함하는 금속 배선간 절연막.