KR0182043B1 - 금속-절연막의 평탄화 방법 - Google Patents

Abstract

이 발명은 금속-절연막의 평탄화 방법에 관한 것으로, 반도체 디바이스의 집적도 향상을 위해서는 다층 배선을 형성해야 하는데 이 다층 배선을 형성하는 공정은 반도체 디바이스의 제조공정에서 가장 문제가 발생하기 쉬운 공정이고 제품의 신뢰성 저하를 가져오는 많은 요인을 포함하고 있다.

이러한 다층 배선 공정에서 일어나는 문제점 중에 표면 단차에 의한 것이 있는데 층 배선에서 이 단차가 발생하면 단선이나 층간 접촉 불량이 발생하여 이를 방지하기 위해서 표면의 평탄화 공정이 필요하게 되었다.

그러나 다층 배선을 형성하기 위해 반도체 기판 위에 배선층을 형성하고 절연막을 형성하는 공정에서 절연막을 평탄화하는 종래의 금속-절연막 평탄화 방법은 금속층에 의하여 발생하는 단차를 완전하게 방지할 수 없었고, 또한 금속층이 조밀하게 형성된 경우에는 절연막 증착시에 홀이 발생하여 절연막이 완전한 절연을 할 수 없다는 문제점이 있었다.

따라서, 이 발명에서는 반도체 기판 위에 절연막을 형성한 후 금속층을 형성하고 다시 제2절연막을 형성하여 종래의 평탄화 방법에서 발생하는 문제점들을 해결할 수 있도록 하였다.

Description

금속-절연막의 평탄화 방법

제1a, b, c, d, e, f, g도는 다층 배선 형성을 위한 공정도.

제2a, b, c, d, e도는 종래의 평탄화 방법을 나타낸 공정도.

제3도는 종래의 평탄화 공정에 의한 반도체 소자의 단면도.

제4a, b, c, d, e, f도는 이 발명에 따른 평탄화 방법을 나타낸 공정도.

제5도는 이 발명에 따른 평탄화 공정에 의한 반도체 소자의 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

12 : 제1층간절연막 15 : 절연막

16, 19 : 레지스트 17 : 통로홀

18 : 컨택트 홀 21 : 금속층

22 : 제2절연막

[발명이 속하는 기술분야 및 그분야의 종래기술]

이 발명은 금속-절연막의 평탄화 방법에 관한 것으로 더욱 상세하게 말하자면, 반도체 디바이스의 금속층과 절연막을 형성하는데 있어서 스텝 커버리지(step coverage)를 방지하기 위한 금속-절연막 제조방법에 관한 것이다.

반도체 디바이스에 있어서 집적도의 증가에 따라 반도체 디바이스는 가볍고 소형화 되고 있는데, 이 집적도의 증가를 위해서 다층 배선이 필요하다.

다층 배선은 배선을 위한 패턴층과 절연막층을 반도체 기판 위에서 번갈아 겹쳐쌓은 구조이고 상하의 배선층은 절연막층에 형성되는 컨택트홀(contact hole)또는 스루홀(through hole)을 통해서 상호 접속된다.

집적 회로에 다층 배선이 사용되면 교차 배선이 가능하게 되어 회로 설계의 자유도를 향상시킬 수 있고, 배선의 다층화에 의해서 회로를 더 작은 면적내에서 형성할 수 있어 집적도를 향상시키는 효과가 있다. 또한 다층 배선에 의해 반도체 디바이스의 배선 길이를 단축할 수 있어 배선의 저항과 기생용량을 감소시킬 수 있고 따라서 배선에 수반되는 전파 지연시간을 짧게 해서 소자의 동작 속도의 향상을 도모할 수 있다.

특히 집적도가 높은 LSI(large scale integration), VLSI(very large scale integration)에서는 일정 면적의 칩에 탑재할 수 있는 회로의 규모는 트랜지스터가 차지하는 면적이나 그 제조 효율성보다는 오히려 배선 밀도에 의해서 제한되기 때문에 배선 패턴의 미세화와 배선의 다층화가 반도체 디바이스의 집적도와 동작 속도를 향상시키기 위해서 가장 중요한 과제가 되었다.

상술한 바와 같이 다층 배선 구조는 배선층과 절연막을 번갈아 쌓아 올려서 형성하는 것인데 이러한 다층 배선 구조를 형성하기 위한 일반적인 공정을 제1도에 도시하였다.

제1도 (a), (b), (c), (d), (e), (f), (g)는 다층 배선 형성을 위한 공정도이다.

제1도의 (a)에 도시한 바와 같이 먼저 반도체 기판 위에 형성되는 제1층간절연막(1) 위에 제1배선층(2)를 퇴적시킨 후 (b)와 같이 레지스트(3)로 배선을 위한 패턴을 형성한다.

패턴된 레지스트(3)을 마스크(mask)로 사용하여 제1배선층(2)를 에칭하고 레지스트(3)을 제거하여 (c)와 같이 배선 패턴(4)을 형성한다.

배선 패턴(4)이 형성된 위에 (d)와 같이 제1층간 절연막(5)를 형성한다.

제2층간 절연막(5)이 형성된 위에 스루홀(through hole)을 형성하기 위해 (e)와 같이 스루홀을 형성하고자 하는 부분을 제외하고 레지스트(6)를 다시 형성한다.

레지스트(6)을 마스크로 하여 제2층간 절연막(5)를 에칭하고 레지스트(6)을 제거하면 (f)와 같이 배선 패턴(4) 위에 스루홀(7)이 형성된다.

스루홀(7)을 형성시킨 후 (g)와 같이 제2배선층(8)을 형성하면 다층 배선 구조가 이루어진다.

제1도에 도시한 다층 배선 형성을 위한 공정도에서 알 수 있듯이 다층 배선 구조는 배선 패턴과 절연막 패턴의 형성을 반복하는 것이며 각 패턴에서는 박막퇴적, 레지스트 형성, 에칭 등의 각 공정을 지나서 형성된다.

이와 같이 다층 배선의 형성은 기본적으로는 단순하지만 반도체 디바이스의 제조공정에서 가장 문제가 발생하기 쉬운 공정이고 제품의 신뢰성 저하를 가져오는 많은 요인을 포함하고 있다.

이러한 다층 배선 공정에서 일어나는 문제점중에 표면 단차에 의한 것이 있다.

층 배선에서 이 단차가 발생하면 단선이나 층간 접촉 불량이 발생하는데 이를 방지하기 위해서 표면의 평탄화 공정이 필요하게 되었다.

종래의 평탄화 방법으로는 배선 패턴 위에 일단 등방적인 절연막을 형성하고 후에 평탄화 시키는 방법이 있는데 제2도 (a), (b), (c), (d), (e)는 종래의 평탄화 방법을 나타낸 공정도이다.

제2도는 제1도에서 다층 배선을 형성하기 위해 반도체 기판 위에 배선층을 형성하고 절연막을 형성하는 공정에서 절연막을 평탄화하는 에치 백(etch back)공정을 나타낸다.

제2도(a)에 도시한 바와 같이 먼저 제1층간절연막(9) 위에 금속층(10)을 형성하고 패터닝한 후 (b)와 강이 제2층간절연막(11)을 형성한다.

(c)에 도시한 바와 같이 레지스트(12)를 제2층간절연막(11) 위에 형성시키고, 레지스트(12)와 제2층간절연막(11)을 같이 에칭하여 (d)에 도시한 구조를 얻는다.

에칭된 제2층간절연막(11) 위에 절연막(13)을 형성시키면 종래의 다층 배선을 평탄화 하는 공정이 완료된다.

제3도는 종래의 평탄화 공정에 의한 반도체 소자의 단면도로써, 제3도에 도시한 바와 같이 종래의 평탄화 방법은 금속층(10)을 제1층간절연막(9) 위에 먼저 형성시키고 이 위에 제2층간절연막(11), 절연막(13)을 형성시켜 금속층(10)에 의해 제2층간절연막(11)과 절연막(13)에 나타나는 단차를 줄이거나, 금속층(10) 끝부분의 제2층간절연막(11)과 절연막(13) 구배를 완만하게 하려는 방법이다.

그러나 이러한 종래의 평탄화 방법은 금속층에 의하여 발생하는 단차를 완전하게 방지할 수 없었고, 또한 금속층이 조밀하게 형성된 경우에는 절연막 증착시에 홀이 발생하여 절연막이 완전한 절연을 할 수 없다는 문제점이 있었다.

[발명의 목적]

이 발명의 목적은 종래의 이와 같은 문제점을 해결하기 위한 것으로 금속층과 절연막의 평탄화 방법을 제공하는데 있다.

[발명의 구성, 작용 및 효과]

상기한 목적을 달성하기 위하여 이 발명에서는 금속층을 형성하기 전에 먼저 절연막을 형성하고, 금속층이 형성될 부분의 절연막을 식각한 후 금속층을 형성시키고 그 위에 다시 절연막을 형성시켜 반도체 소자의 다층 배선 구조가 평탄화 할 수 있도록 하였다.

제4도 (a), (b), (c), (d), (e)는 이 발명에 따른 평탄화 방법을 나타낸 공정도이다.

이 발명에 따라 반도체 소자의 다층 배선 구조를 평탄화하기 위하여 먼저 제4도의 (a)에 도시한 바와 같이 반도체 기판 위에 형성되는 제1층간절연막(14)에 후에 형성할 금속층과 동일한 두께를 갖는 절연막(15)을 형성한다.

증착된 절연막(15)에 레지스트(16)를 형성하고, 이 레지스트(16)를 마스크로 하여 절연막(15)을 에칭하여 (b)에 도시한 바와 같이 금속층의 패턴이 자리할 통로홀(17)을 형성한다. 여기에서 마스크로 사용하는 레지스트(16)는 금속층의 패턴과 극성이 반대로 형성되어 금속층이 형성될 부분의 절연막(15)을 에칭할 수 있도록 한다. 또한, 이 공정에서 절연막(15)을 에칭하는데는 플라즈마손상(plasma damage)을 방지하고, 절연막(15)의 에칭된 부분이 완만한 경사를 이루도록 습식식각을 한다. 이렇게 습식식각을 하므로써 금속층을 증착할 때 단차를 개선할 수 있다.

상기한 레지스트(16)을 제거하고, (c)에 도시한 바와 같이 컨택트홀(contact hole, 18)을 형성하기 위하여 다시 레지스트(19)을 형성한 후 제1층간절연막(14)을 에칭한다. 여기에서, 이후에 첨부한 도면에는 컨택트홀(18)을 도시하지 않았다.

상기한 레지스트(18)를 제거하고, (d)에 도시한 바와 같이 금속막(20)을 형성시키고, 사진 식각에 의하여 이 금속막(20)을 패턴하여 (e)에 도시한 바와 같은 금속층(21)을 얻는다.

이렇게 형성된 금속층(21) 위에 제2절연막(22)을 형성시키면 (f)에 도시한 바와 같이 이 발명에 따른 평탄화 구조가 완성된다.

제5도는 이 발명에 따른 평탄화 공정에 의한 반도체 소자의 단면도이다.

제5도에 도시한 바와 같이 금속층(21)이 조밀하게 형성되는 경우에도 금속층(21)에 의해 발생하는 단차를 방지할 수 있다.

이상에서 본 바와 같이 이 발명에 따라 제1층간절연막 위에 절연막을 형성한 후 금속층을 형성하고 다시 제2절연막을 형성하면 단선이나 층간 접촉 불량의 원인이 되는 단차를 방지할 수 있고, 또한 종래의 평탄화 방법에 의해 다층 배선 구조를 형성할 때 절연막을 증착하는 과정에서 홀이 발생하는 현상을 방지할 수 있다.

Claims (2)

1. 제1층간절연막 위에 절연막을 형성하는 단계, 상기한 절연막 위에 제1 레지스트를 형성하는 단계, 상기한 제1 레지스트를 마스크로 하여 상기한 절연막을 에칭하여 통로홀을 형성하는 단계, 상기한 제1 레지스트를 제거하는 단계, 상기한 절연막 위에 제2 레지스트를 형성하고, 상기 제2 레지스트를 마스크로 하여 상기한 제1층간절연막을 에칭하여 컨택트홀을 형성하는 단계, 상기한 제2 레지스트를 제거하는 단계, 상기한 절연막, 통로홀 및 컨택트홀에 상기한 절연막과 동일한 두께의 금속막을 형성하는 단계, 사진 식각에 의하여 상기한 금속막을 패턴하여 금속층을 형성하는 단계, 상기한 금속층과 상기한 절연막 위에 제2 절연막을 형성하는 단계를 포함하며, 상기 제1 레지스트는 상기 금속층의 패턴과 극성이 반대인 금속-절연막 평탄화 방법.
2. 상기한 절연막을 에칭할 때 습식 식각을 이용하는 금속-절연막 평탄화 방법.