KR100220297B1 - 다층금속 배선구조의 콘택제조방법 - Google Patents

다층금속 배선구조의 콘택제조방법 Download PDF

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Abstract

본 발명은 고집적 반도체 소자의 다층금속 배선구조의 콘택제조방법에 관한 것으로, 금속배선 사이의 층간 절연층을 평탄화하기 위해 SOG막 또는 폴리이마이드(Polyimide)를 사용하여 스탭커버리지를 향상시킬 수 있는 다층금속 배선 구조의 콘택제조방법에 관한 것이다.

Description

다층금속 배선구조의 콘택제조방법
제1(a)도 내지 제1(c)도는 종래기술에 의해 다층금속 배선구조에서 콘택제조 단계를 도시한 단면도.
제2(a)도 내지 제2(d)도는 본 발명에 의해 다층금속 배선구조에서 콘택제조 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판(또는 절연층) 2 : 제1도전층 패턴
3 : 절연층 4A 및 4B : 제2도전층 패턴
5 및 5A : 제1층간절연층 6 : SOG막
7 : 제2층간절연층 8A 및 8B : 제1 및 제2콘택홈
본 발명은 고집적 반도체 소자의 다층금속 배선구조의 콘택제조방법에 관한 것으로, 금속배선 사이의 층간 절연층을 평탄화하기 위해 SOG막 또는 폴리이마이드(Polyimide)를 사용하여 스탭커버리지를 향상시킬 수 있는 다층금속 배선 구조의 콘택제조방법에 관한 것이다.
반도체 소자의 더욱 고집적화 될수록 다층금속 배선구조가 필수적으로 사용되는데 이러한 다층금속 배선구조에서는 단차(Topology)가 심하게 발생된다. 따라서 하층금속배선과 상층금속배선 사이의 층간절연층 상부에 평탄화를 목적으로 SOG막(또는 폴리이마이드층)을 형성한 다음, SOG막과 그 하부의 층간절연층과의 식각선택비를 결정하여서 SOG막의 예정된 두께를 에치백(Etch Back)하므로서 평탄하게 형성한 다음, (여기서 하부 금속배선의 단차가 낮은 부분에서는 SOG막이 두껍게 형성되고, 하부금속배선의 단차가 높은 부분에서는 SOG막이 얇게 형성된다.) 평탄화된 SOG막 상부에 예정두께의 층간절연층을 형성하고, 그리고 상부 금속배선을 하부금속배선에 콘택할 부분의 층간절연층을 제거하여 다수의 콘택홀을 형성하는데 콘택홈의 깊이가 다를 경우 단차가 높은 하부금속 배선은 단차가 낮은 하부금속배선이 노출되기까지 층간절연층 식각공정에 노출된 상태로 유지되므로서 단차가 높은 금속배선의 표면에 손상을 입게된다. 또한 콘택홈이 깊은 하부금속 배선에서는 상부금속 배선을 콘택할 때 스텝커버리지가 불량하여 소자의 신뢰성이 저하되는 문제점이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 하부금속배선 상부에 층간절연층과 SOG막(또는 폴리이마이드층)을 예정된 두께로 각각 적층한 다음 콘택영역의 SOG막을 등방성 식각으로 제거한 후, 다시 층간절연층을 예정된 두께로 형성하고, 다시 콘택영역의 층간절연층을 건식식각으로 제거하여 콘택홈을 형성하고 상부금속배선을 하부금속배선에 콘택시키는 반도체 소자의 다층금속배선의 콘택제조방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 실리콘 기판 상부에 제1도전층 패턴을 형성하고, 그 상부 구조전체에 절연층을 형성한 다음, 상기 구조 상부에 단차가 발생된 다수의 제2도전층 패턴을 각각 형성하는 단계와, 제2도전층 패턴 상부전체에 제1층간절연층을 형성한 다음, 제1층간절연층을 예정된 부분 제거하여 상기 제2도전층 패턴이 노출된 제1 및 제2콘택홈을 형성하고 제3도전층을 증착하여 제2도전층 패턴에 각각 콘택시키는 다층금속배선 구조의 콘택제조방법에 있어서, 상기 제2도전층패턴 상부전체에 제1층간절연층을 예정된 두께로 형성한 다음, 그 상부에 SOG막을 평탄하게 도포하는 단계와, SOG막 상부에 예정된 콘택부분이 제거된 감광막 패턴을 형성한 다음, 하부의 SOG막을 등방성 식각하여 각각의 제1도전층 패턴 상부의 제1층간절연층을 노출시키고 상기 감광막 패턴을 제거하는 단계와, 전체구조 상부에 제2층간절연층을 예정된 균일한 두께로 형성하고, 다시 예정된 콘택영역의 상기 제2층간절연층과 제1층간절연층을 건식식각하여 하부의 제2도전층 패턴이 노출된 단차가 없는 제1 및 제2콘택홈을 형성하고 제3도전층을 증착하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고하여 본 발명을 상세히 설명하고자 한다.
제1(a)도 내지 제1(c)도는 종래 기술에 의해 다층금속배선의 콘택제조방법을 도시한 단면도이다.
제1(a)도는 실리콘 기판(1)(또는 절연층)에 제1도전층 패턴(2)(예를 들어 게이트전극)을 형성하고, 상부구조 전체에 절연층(3)을 형성하고, 제1도전층패턴(2) 및 실리콘 기판(1)이 있는 절연층(3) 상부에 제2도전층 패턴(4A 및 4B)을 각각 형성한 다음, 전체적으로 제1층간절연층(5)을 예정두께로 형성하고, 그 상부에 SOG막(6)(또는 폴리이마이드)을 제1층간절연층(5)의 최상부 표면(A)보다 높은 두께(예를 들어 500Å)를 가지면서 평탄하게 형성한 단면도이다.
제1(b)도는 상기 SOG막(6)과 제1층간절연층(5)의 식각선택비를 결정하여(예를 들어 1:1) 제1도전층패턴(2) 상부의 제2도전층 패턴(4A) 상부면까지 평탄하게 에치백한 다음, 그로인하여 제1층간절연층(5) 상부면의 요홈부에만 SOG막(6')이 남게 된다. 그리고, 그 상부에 제2층간절연층(7)을 예정된 두께로 형성한 단면도이다.
제1(c)도는 상기 제2도전층 패턴(4A 및 4B) 상부의 콘택영역의 남아있는 제1층간절연층(5)과 제2층간절연층(7)을 식각하여 제1콘택홈(8A)과 제2콘택홈(8B)을 각각 형성한 단면도이다.
여기서 주지해야 할 점은 상기 제1 및 제2콘택홈(8A 및 8B)을 형성하는 과정에서 제1콘택홈(8A)은 깊이가 얇고, 제2콘택홈(8B)은 깊이가 깊기 때문에 제1콘택홈(8A) 하부의 제2도전층 패턴(4A)의 표면이 노출된 후에도 더 식각을 진행하여야 제2콘택홈(8B) 하부의 제2도전층 패턴(4B)이 노출된다. 따라서 제1콘택홈(8A) 하부의 제2도전층 패턴(4A)의 상부면이 식각공정에 과다하게 노출되어 손상을 받게 된다. 또한, 후 공정에서 제2층간절연층(7) 상부에 제3도전층(도시안됨)을 증착하여 하부의 제2도전층 패턴(4A 및 4B)에 콘택하는 경우 제1 및 제2콘택홈의 단차가 심하여 스탭커버리지가 나빠진다.
제2(a)도 내지 제2(d)도는 본 발명의 실시예에 의해 다층금속배선 콘택제조방법을 도시한 단면도이다.
제2(a)도는 제1(a)도와 같은 방법으로 실리콘 기판(1)(또는 절연층) 상부에 제1도전층 패턴(2), 절연층(3), 제2도전층 패턴(4A 및 4B)을 각각 형성하고, 그 상부에 얇은 제1층간절연층(5A)을 형성한 후, SOG막(6)(또는 폴리이마이드)을 평탄하게 형성한 단면도이다. 여기서 SOG막(6)의 두께는 예를 들어 단차가 낮은 부분(B)은 500Å 정도이고, 단차가 높은 부분(C)은 4000Å 정도로 형성된다.
제2(b)도는 제2(a)도 공정후에 감광막(11)을 도포한 후 콘택마스크를 이용하여 감광막 패턴(11A)을 형성한 다음, 등방성 식각으로 노출된 하부의 SOG막(6)을 제거한 단면도로서, 여기서 SOG막(6)을 등방성 식각하는 것을 SOG막(6)과 제1층간절연층(5A)의 식각선택비를 10:1로 할 수 있으며, HF가 포함된 습식식각 또는 건식식각으로 할 수 있다.
제2(c)도는 제2(b)도의 감광막 패턴(11A)을 제거한 후, 전체구조 상부에 제2층간절연층(7)을 예정된 균일한 두께로 형성한 단면도로서, 제2도전층 패턴(4B) 상부의 제2층간절연층(7)이 완만한 경사를 가지고 형성되어 있음을 도시한다.
제2(d)도는 콘택용 감광막 패턴(도시안됨)을 이용하여 예정된 콘택영역의 제2층간절연층(7)과 제1층간 절연층(5A)을 건식식각하여 제2도전층 패턴(4A 및 4B)가 노출된 제1콘택홈(8A)가 제2콘택홈(8B)을 형성한 단면도이다.
상기한 본 발명에 의하여 제1콘택홈(8A)과 제2콘택홈(8B)의 수직하는 콘택벽의 깊이가 동일하여 하부의 제2도전층 패턴(4A 및 4B)이 노출되는 시간이 동일하며, 식각시간이 현저하게 감소됨으로서 제2도전층 패턴(4A)의 손상을 방지할 수 있으며, 또한 제2콘택홈(8B)이 형성된 제2층간절연층(7)이 완만한 경사를 가지고 형성되어 있음으로서 그 상부에 형성하는 제3도전층(도시안됨)의 스탭커버리지를 향상시킬 수 있다.

Claims (2)

  1. 실리콘 기판 또는 절연층 상부에 제1도전층 패턴을 형성하고, 그 상부 구조전체에 절연층을 형성한 다음, 상기 구조 상부에 단차가 발생된 제2도전층 패턴을 예정된 부분에 각각 형성하는 단계와, 제2도전층 패턴 상부 전체에 제1층간절연층을 형성한 다음, 제1층간절연층의 예정된 부분을 제거하여 상기 제2도전층 패턴이 노출된 제1 및 제2콘택홈을 형성하고 제3도전층을 증착하여 제2도전층 패턴에 각각 콘택시키는 다층금속배선 구조의 콘택제조방법에 있어서, 상기 제2도전층패턴 상부 전체에 제1층간절연층을 예정된 두께로 형성한 다음, 그 상부에 SOG막을 평탄하게 도포하는 단계와, SOG막 상부에 예정된 콘택부분이 제거된 감광막 패턴을 형성한 다음, 하부의 SOG막을 등방성 식각하여 각각의 제1도전층 패턴 상부의 제1층간절연층을 노출시키고 상기 감광막 패턴을 제거하는 단계와, 전체구조 상부에 제2층간절연층을 예정된 균일한 두께로 형성하고, 다시 예정된 콘택영역의 상기 제2층간절연층과 제1층간절연층을 건식식각하여 하부의 제2도전층 패턴이 노출된 단차가 없는 제1 및 제2콘택홈을 형성하고 제3도전층을 형성하는 것을 특징으로 하는 다층금속배선 구조의 콘택제조방법.
  2. 제1항에 있어서, 상기 SOG막 대신에 폴리이마이드를 형성하는 것을 특징으로 하는 다층금속배선 구조의 콘택제조방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5488015A (en) * 1994-05-20 1996-01-30 Texas Instruments Incorporated Method of making an interconnect structure with an integrated low density dielectric
US5635428A (en) * 1994-10-25 1997-06-03 Texas Instruments Incorporated Global planarization using a polyimide block
US5545588A (en) * 1995-05-05 1996-08-13 Taiwan Semiconductor Manufacturing Company Method of using disposable hard mask for gate critical dimension control
US5821621A (en) * 1995-10-12 1998-10-13 Texas Instruments Incorporated Low capacitance interconnect structure for integrated circuits
US5616519A (en) * 1995-11-02 1997-04-01 Chartered Semiconductor Manufacturing Pte Ltd. Non-etch back SOG process for hot aluminum metallizations
US6577007B1 (en) 1996-02-01 2003-06-10 Advanced Micro Devices, Inc. Manufacturing process for borderless vias with respect to underlying metal
US5639692A (en) * 1996-04-08 1997-06-17 Chartered Semiconductor Manufacturing Pte, Ltd. Non-etch back SOG process using a metal via stud
US6136679A (en) * 1999-03-05 2000-10-24 Taiwan Semiconductor Manufacturing Company Gate micro-patterning process
JP6561966B2 (ja) * 2016-11-01 2019-08-21 トヨタ自動車株式会社 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0611073B2 (ja) * 1987-03-19 1994-02-09 日本電気株式会社 多層配線の形成方法
GB2211348A (en) * 1987-10-16 1989-06-28 Philips Nv A method of forming an interconnection between conductive levels
JPH01138734A (ja) * 1987-11-25 1989-05-31 Mitsubishi Electric Corp 複導電体層を有する半導体装置およびその製造方法
JPH03268326A (ja) * 1990-03-16 1991-11-29 Sony Corp 半導体装置の製造方法
JPH04162626A (ja) * 1990-10-26 1992-06-08 Nec Corp 多層配線構造半導体装置の製造方法

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