KR930014785A - 다층금속 배선구조의 콘택제조방법 - Google Patents

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Abstract

본 발명은 고집적 반도체 소자의 다층금속 배선구조의 콘택제조방법에 관한 것으로, 금속배선 사이의 충간 절연층을 평탄화하기 위해 SOG막 또는 폴리이마이드(polymide)를 사용하여 스텝커버리지를 향상시킬 수 있는 다층금속 배선 구조의 콘택제조방법에 관한 것이다.

Description

다층금속 배선구조의 콘택제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 1C도는 종래기술에 의해 다층금속 배선구조에서 콘택제조 단계를 도시한 단면도,
제2A도 내지 제2D도는 본발명에 의해 다층금속 배선구조에서 콘택제조 단계를 도시한 단면도.

Claims (2)

  1. 실리콘 기판 또는 절연층 상부에 제1도전층 패턴을 형성하고, 그 상부 구조전체에 절연층을 형성한 다음, 상기 구조 상부에 단착 발생된 제2도전층 패턴을 예정된 부분에 각각 형성하는 단계와, 제2도전층 패턴 상부전체에 제1층 간절연층을 형성한 다음, 제1층간절연층의 예정된 부분을 제거하여 상기 제2도전층 패턴이 노출된 제1 및 제2콘택홈을 형성하고 제3도전층을 증착하여 제2도전층 팬턴에 각각 콘택시키는 다층금속배선 구조의 콘택제조방법에 있어서, 상기 제2도전층패턴 상부전체에 제1층간절연층을 예정된 두께로 형성한 다음, 그 상부에 SOG막을 평탄하게 도포하는 단계와, SOG막 상부에 예정된 콘택부분이 제거된 감광막 패턴을 형성한 다음, 하부의 SOG막을 등방성 식각하여 각각의 제1도전층 패턴 상부의 제1층간절연층을 노출시키고 상기 감광막 패턴을 제거하는 단계와, 전체구조 상부에 제2층간절연층을 예정된 균일한 두께로 형성하고, 다시 예정된 콘택영역의 상기 제2층간절연층과 제1층간절연층을 건식식각하여 하부의 제2도전층 패턴이 노출된 단차가 없는 제1 및 제2콘택흠을 형성하고 제3도전층을 형성하는 것을 특징으로 하는 다층금속배선 구조의 콘택제조방법.
  2. 제1항에 있어서, 상기 SOG막 대신에 폴리이마이드를 형성하는 것을 특징으로 하는 다층금속배선 구조의 콘택제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5488015A (en) * 1994-05-20 1996-01-30 Texas Instruments Incorporated Method of making an interconnect structure with an integrated low density dielectric
US5635428A (en) * 1994-10-25 1997-06-03 Texas Instruments Incorporated Global planarization using a polyimide block
US5545588A (en) * 1995-05-05 1996-08-13 Taiwan Semiconductor Manufacturing Company Method of using disposable hard mask for gate critical dimension control
US5821621A (en) * 1995-10-12 1998-10-13 Texas Instruments Incorporated Low capacitance interconnect structure for integrated circuits
US5616519A (en) * 1995-11-02 1997-04-01 Chartered Semiconductor Manufacturing Pte Ltd. Non-etch back SOG process for hot aluminum metallizations
US6577007B1 (en) 1996-02-01 2003-06-10 Advanced Micro Devices, Inc. Manufacturing process for borderless vias with respect to underlying metal
US5639692A (en) * 1996-04-08 1997-06-17 Chartered Semiconductor Manufacturing Pte, Ltd. Non-etch back SOG process using a metal via stud
US6136679A (en) * 1999-03-05 2000-10-24 Taiwan Semiconductor Manufacturing Company Gate micro-patterning process
JP6561966B2 (ja) * 2016-11-01 2019-08-21 トヨタ自動車株式会社 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0611073B2 (ja) * 1987-03-19 1994-02-09 日本電気株式会社 多層配線の形成方法
GB2211348A (en) * 1987-10-16 1989-06-28 Philips Nv A method of forming an interconnection between conductive levels
JPH01138734A (ja) * 1987-11-25 1989-05-31 Mitsubishi Electric Corp 複導電体層を有する半導体装置およびその製造方法
JPH03268326A (ja) * 1990-03-16 1991-11-29 Sony Corp 半導体装置の製造方法
JPH04162626A (ja) * 1990-10-26 1992-06-08 Nec Corp 多層配線構造半導体装置の製造方法

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