KR20020031491A - 더미패턴을 이용한 더미 커패시터 및 그 형성방법 - Google Patents

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Abstract

본 발명은 커패시터에 관한 것으로, 더미패턴을 이용한 더미 커패시터 및 그 형성방법에 관한 것이다. 본 발명에 따른 더미 커패시터는, 하부배선층의 하부더미패턴, 상기 하부배선층의 상부에 형성된 유전체용 절연막 및 상기 유전체용 절연막 상부에 형성된 상부배선층의 상부더미패턴을 구비한다. 본 발명에 따르면, 반도체소자 내부의 금속배선 주위에 더미패턴을 형성함으로써, 배선의 디싱(dishing)현상을 방지하여 기생커패시턴스(parasitic capacitance)를 일정하게 유지시키고, 더미 커패시터를 형성하여, 반도체소자의 전체적인 커패시턴스를 증가시킬수 있다.

Description

더미패턴을 이용한 더미 커패시터 및 그 형성방법{A dummy capacity using dummy pattern and forming method thereof}
본 발명은 반도체 소자의 커패시터 및 그 형성방법에 관한 것으로, 상세히는 디싱현상을 방지하는 더미패턴을 이용한 더미 커패시터 및 그 형성방법에 관한 것이다.
반도체 소자의 집적화 및 처리속도의 초고속화의 추세에 따라 RC지연(RC Delay)에 의한 속도 감소가 중요한 변수로 대두되고 있다. RC지연은 기생커패시턴스(parasitic capacitance)에 의하여 발생하는 것으로 반도체소자 내부의 신호 전달 속도를 느리게 한다. 기생커패시턴스는 다중배선을 갖는 반도체소자에서 발생하는 현상으로서, 반도체소자가 오동작없이 작동하기 위하여 최대한 감소시켜야 한다. 그러나 배선형성시 발생하는 디싱현상으로 인하여 하부배선층의 하부배선과 상부배선층의 상부배선 상호간에는 일정한 간격이 유지되지 않는다. 따라서 기생커패시턴스 값을 예측하기 어려워 정확한 모델을 세우기가 어려운 실정이다.
도 1은 종래의 기술에 따른 배선층에서 발생하는 디싱현상을 설명하기 위하여 도시한 단면도이다.
도 1을 참조하면, 트랜지스트와 같은 하부구조(미도시)가 형성된 반도체 기판(10) 상부에 형성된 하부배선층(30)은 하부배선(33) 패턴을 형성하고 도전물질을매립한 후 화학 기계적 연마(Chemical Mechanical Polishing)를 실행하여 형성한다. 화학 기계적 연마 기술은 부분적인 단차는 거의 완벽하게 평탄화 시킬 수 있으나, 전체적인 단차가 존재할 경우 화학 기계적 연마를 실행하면 디싱(dishing)현상이 발생하는 문제점이 있다. 도 1의 하부배선(33)과 같이 화학 기계적 연마 전에 전체적으로 형성된 단차가 존재할 경우 단차가 낮은 쪽의 연마율이 커서 연마하고자 하는 물질의 두께가 가운데로 갈수록 얇아지는 디싱현상(d2>d1=d3)이 발생한다. 이러한 디싱현상은 결과적으로 상부배선(53)과 하부배선(33)간의 간격을 불균일하게 하여 기생커패시턴스가 일정한 값이 되지 않게 한다. 기생커패시턴스값이 일정하다면 기생커패시턴스를 줄일 수 있도록 그 값을 고려하여 설계할 수 있다. 그러나 상술한 불균일한 디싱에 의해 발생하는 기생커패시턴스는 개선이 상당히 어려우며 심할 경우, 반도체소자의 오동작을 야기하는 결함이 되기도 한다. 도면에서 미설명된 참조부호 20은 층간절연막, 31은 하부절연막 패턴, 51은 상부절연막 패턴, 40은 유전체용 절연막, 50은 상부배선층을 나타낸다.
본 발명이 이루고자 하는 기술적 과제는 커패시턴스는 증가시키고 기생커패시턴스는 줄일수 있는 더미 커패시터를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 더미 커패시터의 형성방법을 제공하는데 있다.
도 1은 종래의 기술에 따른 배선층의 디싱현상을 설명하기 위하여 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 더미패턴 및 더미 커패시터의 구조를 설명하기 위하여 도시한 배선층의 평면도이다.
도 3은 도 2의 A-A' 선을 따라 자른 단면도이다.
도 4는 도 2에 도시된 배선층의 사시도이다.
도 5 내지 도 11은 본 발명에 따른 더미 커패시터를 형성하는 방법을 설명하기 위하여 도시한 단면도들이다.
도 11 내지 도 13은 본 발명의 다른 실시예들에 따른 배선층의 구조를 도시한 평면도들이다.
<도면의 주요부분의 부호에 대한 설명>
100 : 반도체 기판200 : 층간절연막
300 : 하부배선층 310 : 하부절연막 패턴
320 : 하부더미패턴 330 : 하부배선
400 : 유전체용 절연막500 : 상부배선층
510 : 상부절연막 패턴520 : 상부더미패턴
530 : 상부배선
상기의 기술적 과제를 해결하기 위한 본 발명에 따른 더미 커패시터는, 하부배선층의 하부더미패턴, 상기 하부배선층의 상부에 형성된 유전체용 절연막 및 상기 유전체용 절연막 상부에 형성된 상부배선층의 상부더미패턴을 구비한다.
여기서, 상기 하부배선층은 하부절연막 패턴, 하부배선 및 상기 하부배선에 접촉되지 않는 하부더미패턴을 구비하고, 상기 상부배선층은 상부절연막 패턴, 상부배선 및 상기 상부배선에 접촉되지 않는 상부더미패턴을 구비하는 것이 바람직하다.
또한, 상기 하부배선, 상기 하부더미패턴, 상기 상부배선 및 상기 상부더미패턴은 구리를 재질로 하는 것이 바람직하다.
상기의 다른 기술적 과제를 해결하기 위한 본 발명에 따른 더미 커패시터 형성방법은 다음과 같다. 즉, 트랜지스트와 같은 하부구조가 형성된 반도체 기판상에 층간절연막을 형성하고, 상기 층간절연막 상부에 하부절연막 패턴, 하부배선,및 하부더미패턴을 포함하는 하부배선층을 형성한다. 이어서, 상기 하부배선층 위에 유전체용 절연막을 형성하고 상기 유전체용 절연막 상부에 상부절연막 패턴, 상부배선,및 상부더미패턴을 포함하는 상부배선층을 형성한다.
여기서,상기 하부배선 및 상기 하부더미패턴은 동시에 형성되는 것이 바람직하고, 상기 상부배선 및 상기 상부더미패턴도 동시에 형성되는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명하기로 한다. 그러나 본 실시예들이 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일 실시예에 따른 더미패턴 및 더미 커패시터의 구조를 설명하기 위하여 도시한 배선층의 평면도이고, 도 3은 도 2의 A-A' 선을 따라 자른 단면도이다.
도 2를 참조하면, 상부배선층(500)은 상부배선(530), 상부더미패턴(520) 및 상부절연막 패턴(510)을 포함하는 구조이다. 상부배선층(500) 하부에는 유전체용 절연막(도 3의 400), 하부배선층(도 3의 300), 층간절연막(도 3의 200), 및 반도체기판(도 3의 100)이 순차적으로 형성되어 있다.
상기 상부배선(530)은 반도체 소자가 형성된 반도체 기판(도 3의 100)과 연결되어 있으며, 주변회로(미도시)부에 신호가 전달되는 통로이다. 따라서 상부배선(530)은 하부의 반도체 소자의 구조등에 따라 그 모양이 다양하게 변형될 수 있을 것이다. 또한, 본 발명에서는 상부배선(530)은 구리를 재질로 형성한다.
상기 상부더미패턴(520)은 상부절연막 패턴(510)에 둘러쌓여 있으며 상기 상부배선(530)과는 접촉되지 않는다. 상기 상부더미패턴(520)의 모양은 상부배선(530)의 형상에 따라 다양한 모양으로 변형될 수 있다. 본 발명의 일 실시예에서는 상부더미패턴(520)이 전부 연결되도록 사각형 모양으로 만들었지만, 아래의 본 발명의 다른 실시예들에서와 같이 라인형(line type), 섬형(island type), 핑거형(finger type)등으로 형성할 수 있다. 이와같은 다양한 형태의 상부더미패턴(520)의 모양은 하부더미패턴(320)에서 상부더미패턴(520)의 모양과동일하게 구성할 수도 있고 다르게 구성할 수도 있다. 또한, 상부더미패턴(520)은 상부배선(530)과 동일한 재질을 사용하는 것이 바람직하다.
상기 상부절연막 패턴(510)은 상부배선(530)과 상부더미패턴(510)을 서로 절연시키는 것으로써, 산화막등이 사용되어 질 수 있다.
도 3을 참조하면, 본 발명에서 말하는 더미 커패시터는 하부배선층(300)의 하부더미패턴(320), 하부배선층(300)의 상부에 형성된 유전체용 절연막(400) 및 유전체용 절연막(400) 상부에 형성된 상부더미패턴(520)을 구비한 구조이다. 상기 더미 커패시터는, 다층배선을 갖는 반도체소자의 배선층 내부에서의 기생효과를 억제할 뿐 아니라, 반도체 기판에 형성된 기존의 커패시터에 외에 전체적인 커패시턴스 용량을 늘리기 위하여 사용될 수도 있다.
하부배선(330)은 도 2에서 설명된 상부배선(530)과 같이, 반도체 기판상에 형성된 반도체 소자의 구성등에 따라 그 모양이 다양할 것이다. 또한, 본 발명에서 하부배선(330)은 구리를 재질로하여 형성한다.
하부더미패턴(320)은 하부배선(330)과 전기적으로 접촉하지 않고, 하부절연막 패턴(310)에 둘러싸여있는 구조이다. 그리하여 하부배선(330) 형성시 발생하는 디싱현상을 방지한다. 또한, 하부더미패턴(320)은 반도체 기판에 형성된 커패시터의 하부전극처럼, 더미 커패시터에서 하부전극으로 작동한다. 하부더미패턴(320)은 상부더미패턴(520)의 모양과 동일하게 구성할 수도 있고 다르게 구성할 수도 있다. 또한, 하부더미패턴(320)은 하부배선(330)과 동일한 재질을 사용하는 것이 바람직하다.
상부더미패턴(520)은 유전체용 절연막(400)을 사이에 두고 하부더미패턴(320) 상부에 형성되어 있는 구조이다. 상부더미패턴(520) 또한 상부배선(530) 형성시 발생하는 디싱현상을 방지하고 더미 커패시터의 구성요소로서 기능을 수행한다.
유전체용 절연막(400)은 상부배선층(500)과 하부배선층(300)을 절연하는 기능을 수행한다. 뿐만 아니라, 상부배선층(500)의 상부더미패턴(520)과 하부더미패턴(320)사이에서 유전체의 역할을 수행하여 더미 커패시터가 되도록 한다.
상기 도 1의 종래의 기술에 따르면, 상부배선층의 상부배선과 하부배선층의 하부배선의 간격은 가운데 부분이 더 크지게 되어있다(도 1에서 d2>d1=d3). 그러므로 상부배선과 하부배선 사이에서 발생하는 기생커패시턴스는 일정한 값이 되지 않는다. 일정하지 않은 기생커패시턴스는 회로 및 패턴을 설계할때 보상하기 어렵다. 그러나 도 3에서와 같이 본 발명에 따라 하부더미패턴(320) 및 상부더미패턴(520)을 형성하여 상부배선(530)과 하부배선(330)을 형성했을때는, 상부배선(530)과 하부배선(330)과의 간격 즉, D1=D2=D3가 일정하다. 상부배선(530)과 하부배선(330)간의 간격이 일정하므로 발생하는 기생커패시턴스도 일정한 값이 된다. 일정한 값의 기생커패시턴스는 회로 및 패턴을 설계할때 그 값을 최소한 줄일 수 있도록 할 수 있다.
도 4는 도 2에 도시된 배선층의 사시도로써, 하부배선층(300)의 하부배선(330)과 상부배선층(500)의 상부배선(530)은 그 모양이 다르지만, 하부더미패턴(320)과 상부더미패턴(520)은 같은 모양으로 이루어져, 더미 커패시터의 상부전극 및 하부전극으로 기능한다. 상부더미패턴(520)과 하부더미패턴(320)은 상술한 바와 같이 그 모양이 다르게 형성될 수 있으며, 하부배선(330) 및 상부배선(530)의 디싱을 방지하고, 더미 커패시터의 구성요소로서 기능한다.
도 5 내지 도 11은 본 발명에 따른 더미 커패시터를 형성하는 방법을 설명하기 위하여 도시한 단면도이다.
도 5는 트랜지스트와 같은 하부구조가 형성된 반도체 기판(100)상에 층간절연막(200)을 형성한 후, 층간절연막(200) 상부에 하부배선층 형성을 위한 하부절연막(310') 및 포토레지스트(350')를 도포하는 단계를 도시한 것으로서, 제1배선층을 형성하기 위해 층간절연막(200) 상부에 하부절연막(310') 예컨데, 산화막등을 증착한다. 하부절연막(310')을 증착한 후에는 포토레지스트(350')를 도포한다.
도 6은 하부배선층을 형성하기 위하여 포토레지스트(350')를 노광 및 현상하여 포토레지스트 패턴(350)을 형성하는 단계이다. 즉, 하부배선과 하부더미패턴을 동시에 형성하기 위해서 하부배선 및 하부더미패턴이 모두 형성된 마스크를 사용하여 도 5의 포토레지스트(350')를 노광한다. 노광한 후에는 포토레지스트(350')를 현상하여 하부배선 및 하부더미패턴이 형성된 포토레지스트 패턴(350)을 형성한다. 포토레지스트 패턴(350)은 층간절연막 위에 형성된 하부절연막(310')을 식각하기 위한 마스크로 사용되게 한다.
도 7은 하부배선 및 하부더미패턴을 형성하기 위하여 하부절연막(310')을 식각 및 세정하여 하부절연막 패턴(310)을 형성할때의 단면도이다. 상세히 설명하면,도 6에서 형성된 포토레지스트 패턴(350) 즉, 하부배선과 하부더미패턴이 모두 형성된 포토레지스트 패턴을 식각마스크로 하여 하부절연막(310')을 식각한다. 그 후, 상기 포토레지스트 패턴(350)을 에칭 및 황산 스트립공정으로 제거하고, 세정공정을 진행한다. 이때 패터닝된 상기 하부절연막 패턴(310)에서 하부배선이 형성될 영역과 하부더미패턴이 형성될 영역은 서로 연결되지 않는 것이 중요하다. 즉, 하부더미패턴이 형성될 영역은 고립된 형태로 형성하는 것이 바람직하다. 이렇게 하여 하부배선 및 하부더미패턴은 동시에 형성이 된다.
도 8 및 도 9는 하부절연막 패턴(310)에 도전물질(360) 매립하고 평탄화하여 하부절연막 패턴(310), 하부배선(330) 및 하부더미패턴(320)을 포함하는 하부배선층을 형성하는 단계이다. 하부배선(330) 및 하부배선패턴이 형성된 하부절연막 패턴(310)에 하부절연막 패턴(310)의 두께보다 더 두껍게 도전물질 예컨데,구리를 매립한다. 이어서 매립한 도전물질을 하부절연막 패턴(310)이 드러날때까지 평탄화 예컨데, 화학 기계적 연마를 실행한다. 도 1에서와 같은 종래의 기술에서는 하부배선층에 하부더미패턴이 형성되어 있지 않아서 디싱이 발생되었다. 그러나, 도 8에서와 같이 하부배선 주위에 하부더미패턴(320)을 형성함으로써 화학 기계적 연마시 작용하는 하중을 분산시켜 하부배선(330)에는 디싱이 발생되지 않는다.
도 10은 하부배선층(300) 상부에 유전체용 절연막(400) 및 상부배선층(500)을 순차적으로 형성하는 단계를 도시한 것이다. 상부절연막 패턴(510), 상부배선(530) 및 상부더미패턴(520)을 포함하는 상부배선층(500)은 상술한 하부배선층(300) 형성공정과 동일하게 형성할 수 있다. 상부배선층(500)의 상부배선(530)또한 디싱이 발생되지 않는다. 이와같이 디싱이 없는 상부배선(530) 및 하부배선(330) 사이에 발생하는 기생커패시턴스 값은 일정하므로 회로 및 패턴 설계시 적절히 그 값을 보상시킬 수 있으며, 하부더미패턴(320), 유전체용 절연막(400) 및 상부더미패턴(520)은 더미 커패시터의 구성요소로서 기능을 수행한다.
도 11 내지 도 13은 본 발명의 다른 실시예들에 따른 배선층의 구조를 도시한 평면도로서, 본 발명의 일 실시예의 하부배선층 또는 상부배선층등에 사용되어질 수 있다.
도 11은 더미패턴(720)이 섬형 구조이고, 도 12는 더미패턴(720)이 핑거형 구조이고, 도 13은 더미패턴(720)이 라인형 구조이다. 상기 섬형, 핑거형 및 라인형은 본 발명의 다른 실시예들에서 배선이 직선인 형태에 사용되었지만, 다른 형태 예컨데, 십자형 등에도 적절히 사용가능하다. 도면에서 미설명된 참조부호 710은 절연막, 730은 배선, 700은 배선층을 나타낸다.
본 발명은 배선 주위에 더미패턴을 형성함으로써, 배선의 디싱현상을 방지하여 기생커패시턴스를 일정한 값이 되도록 하고, 기생커패시턴스를 최대한 줄일 수 있도록 반도체 소자를 설계할 수 있다. 또한 더미패턴은 더미 커패시터를 형성함으로써, 커패시턴스를 증가시킬수 있다.

Claims (8)

  1. 하부배선층의 하부더미패턴;
    상기 하부배선층의 상부에 형성된 유전체용 절연막; 및
    상기 유전체용 절연막 상부에 형성된 상부배선층의 상부더미패턴을 구비하는 것을 특징으로 하는 더미 커패시터.
  2. 제1항에 있어서, 상기 하부배선층은 하부절연막 패턴, 하부배선 및 상기 하부배선에 접촉되지 않는 하부더미패턴을 구비하는 것을 특징으로 하는 더미 커패시터.
  3. 제2항에 있어서, 상기 하부배선 및 상기 하부더미패턴은 구리를 재질로 하는 것을 특징으로 하는 더미 커패시터.
  4. 제1항에 있어서, 상기 상부배선층은 상부절연막 패턴, 상부배선 및 상기 상부배선에 접촉되지 않는 상부더미패턴을 구비하는 것을 특징으로 하는 더미 커패시터.
  5. 제4항에 있어서, 상기 상부배선 및 상기 상부더미패턴은 구리를 재질로 하는 것을 특징으로 하는 더미 커패시터.
  6. 반도체 기판상에 층간절연막을 형성하는 제1단계;
    상기 층간절연막 상부에 하부절연막 패턴, 하부배선,및 하부더미패턴을 포함하는 하부배선층을 형성하는 제2단계;
    상기 하부배선층 위에 유전체용 절연막을 형성하는 제3단계;
    상기 유전체용 절연막 상부에 상부절연막 패턴, 상부배선,및 상부더미패턴을 포함하는 상부배선층을 형성하는 제4단계를 포함하는 것을 특징으로 하는 더미 커패시터 형성방법.
  7. 제6항에 있어서, 상기 하부배선 및 상기 하부더미패턴은 동시에 형성되는 것을 특징으로 하는 더미 커패시터 형성방법.
  8. 제6항에 있어서, 상기 상부배선 및 상기 상부더미패턴은 동시에 형성되는 것을 특징으로 하는 더미 커패시터 형성방법.
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KR1020000061986A KR20020031491A (ko) 2000-10-20 2000-10-20 더미패턴을 이용한 더미 커패시터 및 그 형성방법

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* Cited by examiner, † Cited by third party
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KR100607806B1 (ko) * 2004-12-31 2006-08-02 동부일렉트로닉스 주식회사 직류 컨버터의 출력 이득 균일도 개선 방법
US11322579B2 (en) 2019-02-21 2022-05-03 Samsung Electronics Co., Ltd. Metal-insulator-metal (MIM) capacitor and semiconductor device

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