KR0161424B1 - 고집적 반도체소자의 배선층 - Google Patents

Abstract

2회 이상의 열처리를 받는 절연층 위에 형성되는 도전층인 비트라인 패턴의 쉬프트를 방지하는 배선층의 레이아웃에 관한 발명을 개시한 것으로, 제1도전층, 절연층 및 제2도전층이 순차적으로 형성된 반도체장치는, 상기 제1도전층의 에지와 상기 제2도전층의 에지가 상기 제1 및 제2도전층의 신장방향과 수직인 방향으로 소정거리 이격되어 있어, 상기 절연층이 후속 열처리에 의해 리플로우되어도 제2도전층 패턴의 쉬프트가 생기지 않는다.

Description

고집적 반도체소자의 배선층

제1a도 및 제1b도는 종래의 기술에 따른 반도체소자의 배선층 패턴의 평면도를 나타낸다.

제2도는 제1a도 및 제1b도의 A'-A' 및 B'-B'선의 단면도를 나타낸다.

제3도는 본 발명에 따른 반도체소자의 배선층패턴의 제1실시예를 나타낸다.

제4도는 본 발명에 따른 반도체소자의 배선층패턴의 제2실시예를 나타낸다.

제5도는 본 발명에 따른 반도체소자의 배선층패턴의 제3실시예를 나타낸다.

제6도는 본 발명에 따른 반도체소자의 배선층패턴의 제4실시예를 나타낸다.

제7도는 본 발명에 따른 반도체소자의 배선층패턴의 제5실시예를 나타낸다.

본 발명은 반도체소자의 배선층에 관한 것으로, 특히 절연층이 2회이상 열처리공정을 받는 반도체장치에 있어서, 상기 절연층 위에 형성되는 비트라인 패턴의 쉬프트를 방지하는 배선층의 레이아웃에 관한 것이다.

반도체장치의 고집적화에 따라 단위소자의 크기가 작아지고 있다. 그런데, 각 단위소자의 도전층 및 절연층의 두께를 단위소자의 크기감소율 만큼 축소시키지 않은 경우 단위소자 표면의 요철이 심하게 되어 상기 도전층 및 절연층의 형성 공정 후의 사진/식각공정시의 페턴불량이 야기된다. 한편, 도전층 및 절연층의 두께의 감소는 반도체소자의 전기적 특성 및 신뢰성에 영향을 줄 수 있다. 따라서, 위의 문제점을 해결하기 위한 방법으로, BPSG 또는 PSG층을 이용한 평탄화절연층방법, 화학기상증착법과 에치백공정을 통한 평탄화방법 및 SOG(Spin on glass)법이 있다. 두번째 방법은 화학기상증착법에 의해 형성된 층질의 다공성, 에치백공정의 재현성 및 복잡성, 원하지 않는 입자로 인한 오염가능성의 문제가 있고, 세번째 방법은 후속열처리 공정시 SOG내에 함유되어 있는 수소의 거동으로 인하여, 트랜지스터 및 소자분리영역의 전기적 특성에 악영향을 줄 수 있다. 반면, 첫번째 방법은 비교적 안정된 층질의 특성과 우수한 평탄화기술로 일반적으로 사용되고 있다.

그런데, 첫번째 방법을 BPSG 또는 PSG층을 2회 이상 사용하는 경우에 적용하는 경우에, 두번째 평탄화절연층을 증착한 후 평탄화를 위해 후속열처리 공정을 실시해야한다. 그런데, 상기 열처리공정이 제1평탄화절연층을 재차 유동시키므로 제1절연층 상에 형성되어 있는 도전 패턴이 이동하는 문제가 발생한다.

위의 문제점을 제1a도 및 제1b도와 제2도를 참조로 살펴본다.

제1a도 및 제1b도는 종래의 반도체소자의 배선층, 즉 제1도전층과 제2도전층의 레이아웃을 나타내는 평면도이며, 제2도는 제1a도의 A'-A'에 따른 단면도와 제1b도의 B'-B'에 따른 단면도를 나타낸다. B'-B'에 따른 단면도는 점선으로 나타냈다.

제1a도에서, 제1도전층 패턴(3)의 에지와 제2도전층 패턴(5)의 에지가 서로 접하고 있다. 제1b도에서는 제2도전층 패턴(5)의 상하에 제1도전층 패턴(3)이 접하고 있으며, 제2도전층 패턴(5)은 제1도전층 패턴(3)보다 길고, 그 단부에는 또 다른 도전층 패턴(4)이 배치되어 있다. 상기 도전층 패턴(4)의 에지는 제1a도에서와 같이, 제2도전층 패턴(5)의 에지와 접하고 있다.

제2도전층 패턴의 쉬프트가 발생하지 않는 이상적인 경우의 단면도가 제2도에 나타나 있다. 반도체기판(1)의 활성영역(1')에 제1도전층 패턴(3)을 형성하고, 그 위에 절연층(2)을 도포한다. 다음 제2도전층 패턴(5)을 형성한다.

절연층(2)의 열처리공정과 관련하여 살펴보면, 영역 B와 D에 제2도전층 패턴이 형성되면 패턴 쉬프트가 일어난다. 영역 A와 E는 절연층 위의 평탄면이고 C는 제1도전층 패턴(3)위의 평탄영역이므로, 이 위에 제2도전층 패턴이 형성되어 있으면 패턴 쉬프트가 일어나지 않는다. 그런데, 제1a도 및 제1b도에서 나타난 바와 같이, 제1도전층 패턴과 제2도전층 패턴의 에지가 접하므로, 제2도전층 패턴은 절연층의 경사면에 위치하게 되고, 제2도전층 패턴 위에 형성될 절연층에 열처리공정을 실시하므로, 제2도전층 패턴의 쉬프트가 발생하여 제2도전층 패턴(5)이 A영역쪽으로 이동하게 된다. 이로 인하여 상기 제2도전층 패턴과 후속공정에서 형성될 금속 접촉구의 오버랩마진이 없어지거나, 제2도전층 패턴 위에 형성되는 접촉구가 빠져 나가, 대기전류가 흐르게 되는 문제가 발생한다.

따라서, 본 발명의 목적은, 2회이상의 열처리를 받는 절연층을 가지는 반도체장치에 있어서, 상기 절연층 위에 형성되는 도전층 패턴의 쉬프트를 방지하는 레이아웃을 제공함에 있다.

본 발명의 목적을 달성하기 위해, 제1도전층, 절연층 및 제2도전층이 순차적으로 형성된 반도체소자의 배선층 레이아웃은, 상기 제1도전층의 에지와 상기 제2도전층의 에지가 상기 제1 및 제2도전층의 신장방향과 수직인 방향으로 소정거리 이격되어 있음을 특징으로 한다.

특히, 상기 제2도전층의 배선이, 상기 제1도전층의 배선 중앙부분에 대칭적으로 배치되어 있을 수 있고, 상기 제2도전층 배선이, 상기 제1도전층 배선이 형성되지 않고 평탄화된 상기 절연층 위에 배치되어 있을 수 있다.

또한, 상기 제1도전층 배선과 동일평면에 상기 제2도전층 배선을 중심으로 상기 제1도전층과 대칭하는 제3도전층 배선을 더 배치할 수 도 있다. 여기서, 상기 제1 및 제3도전층 배선의 에지와 상기 제2도전층 배선의 에지가 소정거리 이격되어 있을 수 있고, 상기 제1 및 제3도전층 배선의 에지와 상기 제2도전층 배선의 에지가 접할 수 도 있다.

본 발명의 실시예에서 상기 제1도전층과 제3도전층은 게이트패턴이고, 상기 제2도전층은 비트라인패턴으로 사용되었다.

이하, 본 발명의 도면을 참조로 상세히 설명한다. 종래의 도전층 패턴과 같은 것은 같은 참조번호를 사용하였다.

본 발명의 반도체소자의 배선층 레이아웃은, 크게 3가지로, 제1도전층 패턴 에지와 제2도전층 패턴 에지가 만나는 것을 방지하는 방법, 제2도전층 패턴이 제1도전층 패턴 위에 완전히 얹히게 함과 동시에 제1도전층 패턴에 대해 대칭되게 하는 방법, 제2도전층 패턴을 중심으로 제1도전층 패턴과 대칭하는 제3도전층 패턴을 상기 제1도전층 패턴과 동일평면에 추가로 형성하는 방법이다.

구체적으로 살펴보면, 제3도는 본 발명의 제1실시예를 나타낸 것으로, 제1도전층 패턴(3)과 제2도전층 패턴(5)이 소정거리 이격되어 있다. 상기 이격거리는, 제1도전층 패턴 절연층의 두께에 따라 좌우되며, 절연층의 경사부분에서 상당히 멀어서 제2도전층 패턴(5)이 제2도의 영역 A나 E에 형성되도록 하는데 필요한 거리이면 충분하다. 즉, 제3도의 c'-c'에 따른 단면도에서 제2도전층 패턴(5)이 영역 A에 형성되어 있음을 알 수 있다.

제4도는 본 발명의 제2실시예를 나타낸 것으로, 제2도전층 패턴(5)의 배치는 제3도의 것과 같다. 제1도전층 패턴(6)의 모양이 제2도전층 패턴과 평행하게 신장하는 제1부분과 상기 제2도전층 패턴 신장방향과 수직으로 신장하는 제2부분으로 구성되어 있다. 상기 제2부분에서는, 제2도전층 패턴이 제1도전층 패턴의 중앙부분에 대칭적으로 배치되어있고, 제2도전층 패턴의 일측 에지에서부터 상기 제1도전층 패턴의 일측 에지까지의 거리가 1이다. 선 D'-D'에 따른 단면에서 제2도전층 패턴(5)은 제1도전층 패턴 위의 영역 C부분에 위치함을 알 수 있다.

제5도는 본 발명의 제3실시예를 나타낸 것으로, 제3도의 배치외에 제3도전층 패턴(7)을 제2도전층 패턴(5) 에지와 인접하게 배치한다. 상기 제3도전층 패턴은 상기 제1도전층 패턴과 동일평면에 배치되어 있다. E'-E'에 따른 단면도를 살펴보면, 제1도전층 패턴(3)과 인접하는 제3도전층 패턴(7; 제2도에서는 도시되지 않음)이 형성되어 있고, 상기 제1도전층 패턴과 제2도전층 패턴 사이 즉 영역 B에 제2도전층 패턴이 형성됨을 알 수 있다.

제6도는 본 발명의 제4실시예를 나타낸 것으로, 제2도전층 패턴(5)은, 제1도전층과 제3도전층으로부터 동일거리(m) 이격되고 상기 제1 및 제3도전층 패턴과 평행하게 신장한다. F'-F'에 따른 단면도를 살펴보면, 제1도전층 패턴(3)과 제3도전층 패턴(7; 제2도에서는 도시되지 않음) 사이에 제2도전층 패턴(5)이 형성되어 있다. 제5도와 다른 점은 상기 제2도전층 패턴이 영역 A나 영역 E에 형성되므로, 제1 및 제3도전층 패턴 에지와 접하지 않게된다.

제7도는 본 발명의 제5실시예를 나타낸 것으로, 제1b도 레이아웃의 문제를 해결한 것이다. 제2도전층 패턴(5)의 단부와 접하고 있는 도전층 패턴(9)의 배치가 상기 제2도전층 패턴에 대해 대칭이다. 즉, 제2도전층 패턴으로부터 도전층 패턴(9)의 양 단부까지의 거리가 n으로 일정하다. G'-G'에 따른 단면도를 살펴보면, 제4도의 단면도와 유사함을 알 수 있다.

제1도전층 패턴과 제2도전층 패턴의 에지가 만나는 것을 방지하므로, 제1도전층 위에 도포되는 절연층의 경사면에 제2도전층 패턴이 형성되지 않는다. 즉, 제2도전층 패턴이 제2도의 영역 A, C 또는 E 등의 평탄면에 배치되므로, 제2도전층 패턴의 쉬프트가 생기지 않는다.

한편, 제2도전층 패턴을 제1도전체와 또 다른 제1도전층 패턴(제3도전층 패턴) 사이에 대칭적으로 배치하여 제1도전층 패턴 위에 형성되는 절연층이 안정된 플로우프로파일을 갖게 한다. 이로써, 제2도전층 패턴의 쉬프트를 방지할 수 있다.

본 발명은 실시예에 한정되지 않고 당해 기술분야의 통상의 지식을 가진 자가 본 발명의 사상의 범위내의 각종 변형을 할 수 있음은 자명하다.

Claims (8)

1. 제1도전층, 절연층 및 제2도전층이 순차적으로 형성된 반도체장치에 있어서, 상기 제1도전층의 에지와 상기 제2도전층의 에지가 상기 제1 및 제2도전층의 신장방향과 수직인 방향으로 소정거리 이격되어 있음을 특징으로 하는 반도체소자의 배선층.
2. 제1항에 있어서, 상기 제2도전층의 배선이, 상기 제1도전층의 배선 중앙부분에 대칭적으로 배치되어 있음을 특징으로 하는 반도체소자의 배선층.
3. 제1항에 있어서, 상기 제2도전층 배선이, 상기 제1도전층 배선이 형성되지 않고 평탄화된 상기 절연층 위에 배치되어 있음을 특징으로 하는 반도체소자의 배선층.
4. 제1항에 있어서, 상기 제1도전층 배선과 동일평면에 상기 제2도전층 배선을 중심으로 상기 제1도전층과 대칭하는 제3도전층 배선을 더 배치함을 특징으로 하는 반도체소자의 배선층.
5. 제4항에 있어서, 상기 제1 및 제3도전층 배선의 에지와 상기 제2도전층 배선의 에지가 소정거리 이격되어 있음을 특징으로 하는 반도체소자의 배선층.
6. 제4항에 있어서, 상기 제1 및 제3도전층 배선의 에지와 상기 제2도전층 배선의 에지가 접하고 있음을 특징으로 하는 반도체소자의 배선층.
7. 제1항 내지 제4항의 어느 한 항에 있어서, 상기 제1도전층은 게이트패턴이고, 상기 제2도전층은 비트라인패턴임을 특징으로 하는 반도체소자의 배선층.
8. 제5항 또는 제6항에 있어서, 상기 제1 및 제3도전층은 게이트패턴이고, 상기 제2도전층은 비트라인패턴임을 특징으로 하는 반도체소자의 배선층.