KR940001156B1 - 반도체 소자의 접속장치 - Google Patents

Abstract

내용 없음.

Description

반도체 소자의 접속장치

제1도는 본 발명의 제1실시예에 의해 반도체 소자의 접속장치를 형성하기 위해 배열한 주요마스크층의 레이 아웃트.

제2도는 본 발명의 제2실시예에 의해 반도체 접속장치를 형성하기 위해 배열한 주요마스크층의 레이아웃트.

제3a도부터 제3c도까지는 본 발명의 제조과정을 나타내는 것으로 제1도의 절단선 a-a′의 단면도.

제4도는 본 발명의 제2도의 절단선 b-b′의 단면도.

* 도면의 주요부분에 대한 부호의 설명

A : 제1도전층 마스크 B : 패드 마스크

C : 콘택 마스크(Contact Mask) 1 : 절연막

2 : 패드마스크층 3 : 제1절연막

4 : 제1도전층 5 : 제2절연막

6 : 콘택 홈

본 발명은 고집적 반도체 소자의 접속장치에 관한 것으로, 특히 제1도전층 하부 일정 부분에 마스킹 패드를 형성함으로써 제2도전층을 제1도전층에 접속시키기 위한 콘택홀 형성시 식각 정지점으로 사용하여 콘택 크기에 비해 제1도전층의 크기를 크게하지 않아 결국 접속부분의 면적을 줄일 수 있는 반도체 소자의 접속장치에 관한 것이다.

일반적으로 반도체 소자를 제조하는데 있어서, 제2도전층을 층간절연층을 지나 그하부의 제1도전층과 연결시키기 위하여 일정부분의 층간 절연층을 식각하여 그 하부의 제1도전층이 노출되도록 한후 제2도전층을 침착하게 된다. 이와같이 접속장치를 형성하기 위해 그하부의 제1도전층을 패턴하는 마스크와 콘택마스크를 설계하는데 있어서 일정한 설계 규칙에 따라서 수행되어야 한다. 즉, 콘택이 형성되는 제1도전층의 크기는 마스크 작업시 고려되는 미스얼라이먼트 톨러런스(Misalignment Tolerance)와 사진식각 공정시 발생되는 크기의 변동(Variation)이 고려되어 콘택크기보다 더 커야 한다. 그렇지 않을 경우 콘택형성을 위한 절연층 식각시 식각되는 면이 제1도전층에서 벗어나 제1도전층 하부에 있는 또다른 도전층이나 기판이 노출됨으로써 그 이후 제2도전층이 형성될때 접속되어서는 안되는 부분과 접속되어 소자가 동작하지 못하게 된다.

배열된 제1도전층에 제2도전층을 각각 접속시키기 위한 콘택을 형성하기 위해서는 제1도전층의 폭은 콘택크기보다 크게 해야된다. 그러므로 종래의 방법에 제1도전층의 피치(Pitch)는 최소선폭크기(Minimum Feature Size) 이상이 되어야만 한다.

따라서, 본 발명은 제1도전층 하부일정 부분에 패드마스크층을 형성하는 콘택형성을 위한 절연막 식각시 제1도전층에서 벗어난 부분은 이 패드마스크층에 의해 식각이 정지하게 되어 하부의 다른 도전층 또는 기판이 노출되는 것을 방지할 수 있는 반도체 접속장치를 제공하는데 그 목적이 있다.

본 발명에 의하면 제1도전층 상부의 예정된 콘택영역의 제2절연막에 콘택홀을 형성하는 공정에서 콘택마스크의 오배열로 인하여 제1절연막이 식각되어 그하부의 또다른 도전층 또는 기판이 노출되는 것을 방지하기 위하여, 예정된 콘택영역 하부의 제1절연막 하부에 식각정지층으로 패드마스크층을 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.

제1도는 본 발명의 제1실시예에 의해 반도체 소자의 접속장치를 형성하기 위한 주요 마스크층을 배열한 레이아웃트 도면으로서, 최소패턴선폭의 제1도전층 마스크 ( A) 상부에 콘택마스크(C)가 동일한 최소패턴선폭으로 배열되면 콘택마스크 (C)의 오배열(misalign)에 의해 원하지 않는 곳에 콘택홈이 형성될 수 있기 때문에 상기 제1도전층 마스크(A)와 일부분겹치게한 상태에서 제1도전층 마스크(A)와 겹쳐지지 않은 콘택마스크(C)의 영역보다 넓게 패드마스크(B)를 배열시켰다.

제2도는 본 발명의 제2실시예에 의해 반도체 소자 접속장치를 형성하기 위한 주요 마스크층을 배열한 레이아웃트 도면으로서, 제1도와 동일한 제1도전층 마스크(A)와 콘택마스크(C)를 동일선 상부에 겹쳐서 배열하되 콘택마스크(C) 하부에 콘택마스크 (C)보다 넓은 패드마스크(B)를 배열하였다.

제3a도 내지 제3c도는 제1도의 a-a′단면도로서, 반도체 소자의 접속장치 제조단계를 따라 도시하였다.

제3a도는 도전층 또는 기판(도시안됨) 상부에 절연막(1)을 형성하고 절연막 (1 )상부에 제1도와 같이 예정된 패드마스크층(2)을 형성하고, 그 상부에 제1절연막 (3)을 형성한후 제1도전층(4)을 최소패턴선폭으로 형성하되, 패드마스크층 (3)과 일부겹치게 형성된 단면도이다. 여기서 패드마스크층(3)은 다른 부분에 사용되는 도전층을 사용하거나 별도의 공정에 의해 실리콘막으로 형성할 수도 있다.

제3b도는 제3a도 공정후 전체적으로 제2절연막(5)을 형성한 단면도로서, 평탄화 공정을 진행하여도 된다.

제3c도는 제3b도 공정후 상기 제1도와 같이 콘택마스크를 배열하여 제2절연막 (5)을 식각하여 제1도전층(4)의 소정부분을 노출시켜 콘택홈(6)을 형성하고, 계속하여 노출되는 제1절연막(3)을 식각하여 패드마스크층(2)이 노출된 것을 도시한 단면도이다. 여기에서 주의해야 할것은 상기 콘택마스크를 배열할때 오배열과 식각공정에서 오차가 발생될 것을 고려하여 미리 콘택마스크를 제1도전층(4)에서 좌측으로 이동시켜 콘택홈(6)을 형성한 것으로 하부의 패드마스크층(2)이 식각정지층으로 작용됨을 알수 있다.

제4도는 상기 제2도의 b-b′단면을 도시한 것으로, 제1절연막(3) 하부에 형성되는 패드마스크층(2)을 제1도전층(4)의 선폭보다 크게하고 제2도에 도시한 바와같이 콘택마스크를 제1도전층(4)과 겹치게 배열하여 제2절연막(5)을 식각하여 콘택홈(6)을 형성하면 제1도전층(4) 양측면에 제1절연막(3)이 식각되는데 하부의 패드마스크층 (2)이 식각정지층으로 작용됨을 나타낸다.

상기한 바와같이, 본 발명에 의하면 콘택영역의 면적을 줄일수 있는데 즉 접속하고자 하는 콘택홈의 선폭과 제1도전층의 선폭을 최소선폭크기로 하여도 콘택마스크의 오배열 또는 식각공정시 발생하는 오차들로 인해 하부의 다른 도전층 또는 기판이 노출되는 것을 하부에 있는 패드마스크층에서 식각정지층으로 사용함으로서 접속장치에서 아무런 문제를 야기하지 않는다.

Claims (4)

1. 제2도전층이 제2절연막에 형성된 콘택홀을 통하여 제1절연막 상부에 있는 제1도전층에 접속되는 반도체 소자의 접속장치에 있어서, 제1도전층 상부의 예정된 콘택영역의 제2절연막에 콘택홈을 형성하는 식각공정에서 콘택마스크의 오배열로 인하여 제1절연막이 식각되어 그하부의 또다른 도전층 또는 기판이 노출되는 것을 방지하기 위하여, 예정된 콘택영역 하부의 제1절연막 하부에 식각정지층으로 패드마스크층을 구비하는 것을 특징으로 하는 반도체 소자의 접속장치.
2. 제1항에 있어서, 상기 콘택홈의 선폭과 제1도전층의 선폭이 동일하며 최소패턴크기(Minimum Feature Size)인 것을 특징으로 하는 반도체 소자의 접속장치.
3. 제1항에 있어서, 상기 패드마스크층은 콘택영역 이외의 다른 부분에서 사용되는 도전층인 것을 특징으로 하는 반도체 소자의 접속장치.
4. 제3항에 있어서, 상기 패드마스크층은 접속영역이외에서 사용되지 않는 실리콘막인 것을 특징으로 하는 반도체 소자의 접속장치.