KR970005700B1 - 반도체 소자의 중첩오차 방지방법 - Google Patents

Abstract

내용 없음.

Description

반도체 소자의 중첩오차 방지방법

제1도는 정렬 키이에 의해 다수의 IC영역이 형성된 웨이퍼의 평면도.

제2도는 상기 제1도의 A-A' 선을 따라 절단한 웨이퍼의 절단면도.

제4도는 종래기술에 의해 오정렬된 정렬 키이를 도시한 단면도.

제4도는 스트레스 및 온도변화에 따라 웨이퍼상에 형성된 절연층의 퍼짐현상을 설명하기 위한 평면도.

제5a도 내지 5c도는 본 발명에 의한 반도체 소자의 중첩오차를 방지하기 위한 단계를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 웨이퍼 2,2a,2b,2c,2d : 정렬 키이

3,3a,3b,3c : IC 영역 4 : 도전층

5,5a : 절연층 6 : 포토레지스트

7 : 마스크

본 발명은 반도체 소자의 중첩오자 방지방법에 관한 것으로, 특히 반도체 소자의 제조공정 중 중첩정밀도를 향상시키기 위하여, 웨이퍼상에 형성되는 층(layer)과 상기 층과 관련하여 다른 층이 중첩되게 형성될 때, 기형성된 층의 상부에 형성되어 절연층, 예를들어 나이트라이드(Nitride)의 스트레스(Stress) 또는 공정진행시 온도변화에 의하여 나이트라이드의 퍼짐 현상에 의해 기형성된 층이 영향을 받아 위치가 변함에 따라 층과 층간의 중첩오자가 발생되는 것을 방지하는 반도체 소자의 중첩오차 방지방법에 관한 것이다.

일반적으로 반도체 제조에서의 중첩오차는 소자의 층과 층간을 중첩시켜 제조할 때 발생되는데, 이 오차의 원인은 일차적으로 노광장치의 중첩정밀도에 의존하나 반도체가 고집적화 될수록 마스크에 의한 오차발생과 공정에 의한 오차발생으로 층과 층간의 중첩오차가 발생된다.

본 발명은 반도체 제조공정중에 발생할 수 있는 중첩오차를 방지하는 방법으로, 첨부된 도면을 참조하여 제조공정중에 발생되는 중첩오차의 원인과 해결방법을 설명하기로 한다.

제1도는 정렬 키이(Alignment Keys)(2)로서 다수의 IC영역(3)이 형성된 웨이퍼(1)의 평면도를 개략적으로 도시한 것이고, 제2도는 상기 제1도의 A-A' 선을 따라 절단한 웨이퍼의 절단면을 도시한 단면도로서, 웨이퍼(1)상에 형성된 다수의 정렬 키이(2a,2b,2c 및 2d)에 의해 제1 IC영역(3a), 제2 IC영역(3C)등으로 분할된 상태를 도시한 것이다.

제3도는 종래기술에 의해 오정렬된 정렬 키이를 도시한 단면도로서, 상기 제2도의 상태하에서 폴리실리콘과 같은 도전층(4)를 증착하고, 그 상부에 나이트라이드와 같은 절연층(5)을 형성한 상태를 도시한 것이다.

여기서 주지해야 할 점은 상기 절연층(5) 자체의 스트레스 및 반도체 제조 공정진행시 온도변화등에 의하여 제4도에 도시된 바와같이 화살표 방향으로 퍼져나가는 성질에 의해 기형성된 정렬 키이(점선으로 도시된 부분)의 위치가 변형되어 새로운 위치에 각기 정렬 키이(2a',2b',2c' 및 2d')가 형성됨에 의해 최초의 설계룰에 따른 IC형역(3a,3b 및 3c)이 변형되다는 점이다.

이와 같이 IC영역이 변형된 상태에서 후공정을 진행하면 원하는 위치에 형성되어야 할 각각의 층들간에 중첩오차가 발생되는 문제점이 있다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 IC영역을 분할시키는 정렬 키이 또는 셀 어레이(Cell Array)가 끝나는 부분등과 같은 반도체 소자의 영향을 주지않는 경계(Boundary)부분 영역상에 마스크를 사용하여 절연층의 소정부분을 식각하므로써, 하부에 형성된 정렬 키이 또는 소정의 층들에 스트레스 및 온도변화에 따라 위치 변화를 유발시키는 절연층의 스트레스를 제거하여 스트레스 분포를 균일하게 하고 온도변화에 따른 퍼짐현상등을 방지하여 후속 공정으로 형성될 층과의 중첩오차를 방지할 수 있는 반도체 소자의 중첩오차 방지방법을 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 중첩오차 방지방법은 웨이퍼(1)상에 다수의 정렬 키이(2a,2b,2c 및 2d)에 의해 다수의 IC영역(3a,3b 및 3c)을 형성하고, 후속공정으로 도전층(4) 및 절연층(5)을 도포한 상태에서, 상기 절연층(5)의 스트레스 및 공정진행시 온도 변화에 의하여 상기 절연층(5)의 퍼짐현상으로 하부의 정렬 키이(2a,2b,2c 및 2d)의 위치가 변화함에 따라 후속공정에 의해 형성될 다른 층과의 중첩오차가 발생되는 것을 방지하기 위하여, 상기 절연층(5)을 상기 IC영역(3a,3b 및 3c)의 경계를 이루는 소자의 특성에 영향을 주지않는 부분인 정렬 키이(2a,2b,2c 및 2d) 부분을 따라 상기 절연층(5)을 일정폭으로 식각하여 패턴화하는 것을 특징으로 한다.

이하, 본 발명을 첨부된 제5a도 내지 제5c도를 참조하여 상세히 설명하기로 한다.

제5a도 내지 제5c도는 본 발명에 의한 반도체 소자의 중첩오차를 방지하기 위한 단계를 도시한 단면도로서, 제5a도는 상기 제2도의 상태하에서 폴리실리콘과 같은 도전층(4)을 중착하고, 그 상부에 나이트라이드와 같은 절연층(5)을 형성한 상태를 도시한 것이다.

제5b도는 상기 절연층(5) 상부에 포토레지스트(6)를 도포한 후 마스크(7)를 사용하여 노광 및 식각공정으로 상기 포토레지스트(6)를 패턴화한 상태를 도시한 것이다.

여기서, 상기 마스크(7)를 사용하여 포토레지스트(6)를 패턴화함에 있어, 상기 마스크(7) 설계시 다수의 IC영역(3a,3b 및 3c)을 결정하는 다수의 정렬 키이(2a,2b,2d 및 2d)에 대응하는 부분 즉, 다수의 IC영역(3a,3b 및 3c)내에 형 성될 소장의 소자에 영향을 미치지 않는 부분 영역상의 포토레지스트(6)부분이 식각되도록 설계하되, 식각되는 부분의 폭은 0.4∼1.0㎛정도의 크기가 되도록 한다.

제5c도는 상기 패턴화된 포토레지스트(6)를 사용하여 하부의 절연층(5)을 식각하되, 상기 다수의 IC영역(3a,3b 및 3c)각각의 상부에는 절연층(5)이 존재하고, 상기 다수의 정렬 키이(2a,2b,2c 및 2d)각각의 일부분상에는 절연층(5)이 식각되어 패턴화된 절연층(5a)을 형성한 상태를 도시한 것이다.

이와같이 스트레스 및 온도변화에 따라 퍼짐현상을 일으키는 절연층(5)을 소자의 특성에 전혀 영향을 주지않는 부분상에만 미세 선폭으로 식각하여 절연층(5)의 퍼짐현상을 제거하여 하부의 정렬 키이(2a,2b,2c 및 2d)의 위치변화를 방지하므로써, 후속공정시 다수의 IC영역(3a,3b 및 3c)상에 형성될 층들과의 중첩오차를 방지할 수 있다.

상기한 본 발명의 실시에는 반도체 제조공정 중 웨이퍼상에 IC영역을 설정하기 위한 정렬 키이 형성공정 후, 후속공정시 나이트라이드와 같은 절연층의 스트레스 및 온도변화에 다른 절연층의 퍼짐현상으로 발생되는 정렬 키이의 위치 변화로 인한 중첩오차가 발생되는 것을 일실시예로 설명하였으나, 각각의 IC영역상에 형성될 트렌지스터, 캐패시터, 다이오드, 레지스터등과 같은 소자와 각 소자간을 연결하는 배선등을 형성하는 각각의 공정진행시 발생될 수 있는 상하부층간의 중첩오차 요인을 상술한 실시예로 설명한 본 발명의 중첩방지 방법을 적용할 수 있다.

상술한 바와같이 본 발명의 중첩오차 방지방법을 반도체 소자의 제조공정에 사용하므로써 공정진행시 발생되는 하부층의 위치변화에 따른 상부층과의 중첩오차를 방지할 수 있어 반도체 소자의 특성향상은 물론 수율 또한 높일 수 있다.

Claims (3)

1. 반도체 소자의 중첩오차 방지방법에 있어서, 웨이퍼(1)상에 다수의 정렬 키이(2a,2b,2c 및 2d)에 의해 다수의 IC영역(3a,3b 및 3c)을 형성하고, 후속공정으로 도전층(4) 및 절연층(5)을 도포한 상태에서, 상기 절연층(5)의 스트레스 및 공정진행시 온도변화에 의하여 상기 절연층(5)의 퍼짐현상으로 하부의 정렬 키이(2a,2b,2c 및 2d)의 위치가 변화함에 따라 후속공정에 의해 형성될 다른 층과의 중첩오차가 발생되는 것을 방지하기 위하여, 상기 절연층(5)을 상기 IC영역(3a,3b 및 3c)의 경계를 이루는 소자의 특성에 영향을 주지않는 부분인 정렬 키이(2a,2b,2c 및 2d) 부분을 따라 상기 절연층(5)을 미세 선폭으로 식각하여 패턴화하는 것을 특징으로 하는 반도체 소자의 중첩오차 방지방법.
2. 제1항에 있어서, 상기 절연층(5)의 식각되는 미세 선폭은 0.4∼1.0㎛인 것을 특징으로 하는 반도체 소자의 중첩오차 방지방법.
3. 제1항에 있어서, 상기 절연층(5)은 나이트라이드인 것을 특징으로 하는 반도체 소자의 중첩오차 방지방법.