KR100248340B1 - 반도체제조방법 - Google Patents

Abstract

본 발명은 반도체 제조방법에 관한 것으로, 패턴이 형성되어 선폭이 좁은 핍의 영역보다 패턴이 형성되지 않는 웨이퍼의 가장자리부에 도전층패턴을 형성함으로써 응력을 완화시켜 도전층패턴의 형성후에도 반사방지막을 제거하지 않고도 벗겨짐현상을 방지할 수 있으며, 후속공정으로 텅스텐 실리사이드에 금속을 콘택시킬 때 콘택저항을 균일하게하는 한편 공정수를 줄일 수 있는 기술이다.

Description

반도체 제조방법

제1a도 내지 제1c도는 종래기술의 실시예에 의한 반도체 제조공정을 도시한 도면.

제2a도 및 제2b도는 본 발명의 실시예에 의한 반도체 제조공정을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

1, 9 : 가장자리부 2, 9 : 칩

4 : 반도체기관 5 : 절연막

6 : 다결정실리콘 7 : 실리사이드

8 : 반사방지막 11 : 워드라인

20 : 감광막패턴 100 : 웨이퍼

본 발명은 반도체 제조방법에 관한 것으로, 패턴이 없는 웨이퍼의 가장 자리에 워드라인 또는 비트라인과 같은 도전층을 디파인 ( define ) 하고 반사방지막으로 쓰이는 질화막을 제거하지 않고도 벗겨짐 (peeling ) 현상을 방지 할 수 있고 콘택저항을 균일하게 할 수 있는 기술이다.

반도체 공정에서 워드라인 및 비트라인과 같은 도전층을 디파인 할 때, 워드라인 및 비트라인이 다결정실리콘와 실리사이드, 예를들어 텅스텐실리사이드 ( WSi ), 티타늄실리사이드 ( TiSi ) 로 형성될 경우 마스크 작업에서 노광시 반사가 심해 예정된 부분외의 부분이 노광되어 현상시 디파인에 제대로 되지 않느다.

그래서, 반사를 줄이기위해 실리사이드 위에 반사방지막으로 질화막 ( arc - nitride )를 증착한 후, 감광막을 코팅하고 마스크 작업을 하면 반사가 거의 일어나지 않아 용이하게 진행할 수가 있다.

종래기술에 의한 반도체 제조공정중에서 반사방지막을 제거하는 공정을 제1a도 내지 제3c도를 참조로하여 상세히 설명하기로 한다.

제1a도는 웨이퍼(100) 상부에 다수의 칩(2)을 형성하였을 때, 칩(2)을 형성할 수 없는 웨이퍼의 가장자리부(1)를 도시한 평면도로서, 상기 웨이퍼(100)의 가장자리부(1)에는 패턴을 형성하지 않음을 도시한다.

제1b도는 도전층(도시안됨) 예를들어 워드라인을 형성하기위해 반도체기판(4)에 절연막(5)을 형성하고 그 상부에 다결정실리콘(6)과 같은 도전층을 증착하고 그위에 실리사이드층(7)를 증착한후, 반사방지막(8)를 증착하고 그 상부에 마스크로 사용할 감광막패턴(20)을 형성한 것을 제1a도의 Ⅰ -Ⅰ를 따라 도시한 단면도이다. 여기서, 반사방지막(8)은 감광막을 노광시 빛의 굴절 및 회절을 방지하기위한 마스크작업시에만 필요하며 조직이 치밀하고 열팽창계수가 매우 작다,

제1c도는 칩(2)상부에 감광막을 도포하고 워드라인 마스크(도시안됨)를 이용하여 반사방지막(8), 실리사이드(7), 다결정실리콘(6) 및 절연막(5)을 차례로 식각하여 패턴을 형성한 상태의 단면도로서, 후에 반드시 반사방지막(8)을 제거해야 한다. 그렇지 않으면 패턴이 형성되어 좁은 간격을 갖는 칩(2) 상부보다 패턴이 형성되어 있지 않아 상대적으로 넓은 웨이퍼(100)의 가장자리부(1)에서 실리사이드 ( silicide )(1)와 반사방지막(8)인 질화막과의 접촉이 불량하고, 열팽창계수가 서로 틀리며 후속공정에서 고온 공정이 있으면 실리사이드(7)의 압축 응력 ( compressive stress ) 이 심화되는 등으로 인하여 반사방지막(8)이 벗겨져 일어나는 현상인 벗겨짐이 발생하여 반도체 칩(2)에 치명적인 손상을 입히게된다. 그래서, 워드라인에 반사방지막(8)을 사용했을 경우에는 라인을 디파인한 후에는 반드시 반사방지막(8)을 제거하여야 한다.

그러나, 반사방지막(8)을 제거할 때, 반사방지막(8) 일의 실리사이드(7)가 손산을 입고, 또 부분적으로 골이 깊은곳의 반사방지막(8)은 제거되지 않아 그 후속공정에서 실리사이드위에 콘택을 형성했을 경우에 상기 남아있는 반사방지막으로 인하여 콘택저항이 매우 불균일하게 발생된다.

따라서, 본 발명에서는 웨이퍼의 가장자리부분에서도 실리사이드가 있는 워드라인을 디파인 될 수 있도록, 즉 웨이퍼상의 패턴이 형성되지않은 넓은 부분을 없애고 반사방지막의 벗겨짐 현상을 방지함으로써, 금속콘택저항을 균일하게 하고 공정을 단손화하는 것을 그 목적으로 한다.

이상의 목적을 달성하기 위한 본 발명의 특징은, 반도체기판 상부에 절연층, 다결정실리콘, 실리사이드 및 반사방지막을 차례로 증착하는 공정과, 상기 반사방지막 상부에 도전층패턴 마스크를 칩상부분뿐만아니라, 칩이 형성되지 않은 웨이퍼의 가장자리 지역까지 도전층 패턴 마스크를 형성하는 공정과, 상기 도전층패턴 마스크 하부의 노출된 지역의 반사방지막, 실리사이드 및 다결정실리콘을 식각하여 다결정실리콘과 실리사이드로 이루어진 다수의 도전층패턴을 칩영역과 웨이퍼의 가장자리부에 형서하는 공정과, 상기 도전층패턴 마스크를 제거하고, 반사방지막을 제거하지 않은 상태에서 후속공정을 진행하는 것이다.

이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.

제2a도 내지 제2b도는 본 발명의 실시예에 의한 반도체 제조공정을 도시한 도면이다.

제2a도는 종래기술의 제1a도에서처럼 상대적으로 넓은 웨이퍼(100)의 가장자리부(1)에도 도전층패턴을 형성하기위한 감광막패턴(20)을 형성한 것을 도시한 단면도이다. 상기 도전층패턴은 워드라인을 예로하며, 그 구성은 절연막(5), 다결정실리콘 (6), 실리사이드층(7) 및 반사방지막(8)으로 된다. 상기 반사방지막(8)은 마스크작업을 용이하게 하기위해 증착된 것이며, 상기 다결정실리콘(6)이 없이 공정을 진행할 수 있다.

제2b도는 상기 넓은 가장자리부(1)을 칩(2)부분과 같이 좁게 패턴을 형성함으로써, 열팽창에 의한 실리사이드(7)의 압축응력을 완화시켜 벗겨짐현상이 일어어나지 않는 것을 도시한 단면도이다. 상기 웨이퍼(100)의 칩(2)부분과 가장자리부(1)에 워드라인(11)을 디파인하고 반사방지막(8)을 남겨둔 것을 도시한 단면도이다. 종래기술에서는 반사방지막(8)의 전면식각시 미처 제거하지 못한 반사방지막(8)이 부분적으로 분포되어 코텍저항이 균일하지 못했으나, 본 발명에서는 전면에 반사방지막(8)이 도포되어 있으므로 콘택저항이 균일하다.

상기한 본 발명에 의하여, 반사방지막을 제거하는 공정이 없이도 벗겨짐 현상을 방지할 수 있고, 워드라인 또는 비트라인과 같은 도전층에 콘택을 형성할 때의 콘택저항을 균일하게 할 수 있으며 공정수를 줄일 수 있다.

Claims (4)

1. 반도체소자의 실리사이드가 구비된 도전층패턴을 형성하는 방법에 있어서, 반도체기판 상부에 절연층, 다결정실리콘, 실리사이드 및 반사방지막을 차례로 증착하는 공정과, 상기 반사방지막 상부에 도전층패턴 마스크를 칩의 상부 뿐만아니라, 칩이 형성되지않는 웨이퍼의 가장자리 지역까지 도전층패턴 마스크를 형성하는 공정과, 상기 도전층패턴 마스크 하부의 노츨된 지역의 반사방지막, 실리사이드 및 다결정실리콘을 식각하여 다결정실리콘과 실리사이드로 이루어진 다수의 도전층패턴을 칩영역과 웨이퍼의 가장자리부에 형성하는 공정과, 상기 도전층패턴 마스크를 제거하고, 반사방지막을 제거하지 않은 상태에서 후속공정을 진행하는 것을 특징으로하는 반도체 제조방법.
2. 제 1 항에 있어서, 상기 반사방지막으로 질화막을 사용하는 것을 특징으로하는반도체 제조방법.
3. 제 1 항에 있어서,상기 실리사이드는 텅스텐 실리사이드 또는 티타늄 실리사이드를 사용하는 것을 특징으로하는 반도체 제조방법
4. 제 1항에 있어서, 상기 도전층은 다결정실리콘이 없이 실리사이드 상부에 반사방지막으로만 형성할 수 있는 것을 특징으로하는 반도체 제조방법.