KR960000366B1 - 반도체 장치의 콘택 형성방법 - Google Patents
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Abstract
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Description
제1(a)도 내지 제1(d)도는 종래 기술에 따른 콘택 형성방법을 나타낸 단면도,
제2(a)도 내지 제2(c)도는 본 발명의 제1실시예에 따른 2층의 절연막을 사용한 콘택 형성방법을 나타낸 단면도,
제3(a)도 내지 제3(e)도는 본 발명의 제 2실시예에 따른 3층의 절연막을 사용한 콘택 형성방법을 나타낸 단면도.
본 발명은 반도체 제조공정에 관한 것으로, 특히 기판의 불순물 이온 영역과 금속 배선막이 연결되는 콘택홀에 셀프-얼라인(self-align)방식에 의하여 사진 식각 공정을 거치지 않고 콘택을 형성하는 반도체 장치의 제조방법에 관한 것이다.
반도체 공정이 진행되어 여러가지 층과 패턴이 형성됨에 따라 실리콘 기판상에는 자연히 스텝(step)이 생기게 되며, 복잡한 회로의 초고밀도 집적회로(VLSI)는 더 많은 공정 스텝이 필요해서 층도 많고 표면의 굴곡도 심해진다.
이런 경우 포토 마스킹에 문제가 생기는데 노광하는 빛이 마스크 패턴 주위로 확산되어 웨이퍼 표면의 패턴 크기를 바꾸게 되고, 깊은 곳에 있는 패턴의 경우에는 콘택홀의 쪽이 더욱 작고 깊어지므로 더욱더 영향을 받게 된다.
또한, 기존의 사진 식각 공정을 이용한 방법은 정렬불량(Mis-Align), 콘택홀 형성불량 및 포커스(Focus)불량 등과 같은 문제점을 안고 있어 고집적 소자 (Device)의 스몰 사이즈 콘택(Small size Contact)을 형성하는데 어려움이 있다.
이를 종래의 콘택 형성을 나타내는 제1도에 따라 설명하면 다음과 같다.
제1(a)도 내지 제1(d)도에 도시된 바와 같이 종래 콘택을 형성하는 방법은, 사진 식각 공정을 이용하여 식각을 한 후 콘택을 형성하는 것으로 먼저 실리콘으로 되어 있는 기판(1)상에 반도체 소자를 형성하기 위한 트랜지스터 게이트용 폴리실리콘 전극(3)이 형성되고, 상기 트랜지스터 게이트 전극위에 산화층인 절연산화막 (4)이 형성된다. 이와 같이 형성된 반도체 소자위에 포토레지스터(photo Resist) (5)를 도포시켜 사진공정에 의하여 콘택홀(Contact Hole)이 형성될 부분만 노광 (Exposure), 현상(Develop)시킨 후 포토레지스트가 있는 상태에서 식각(Etch)을 실시하여 콘택을 형성한 다음 상기 산화막(4)위에 있는 포토레지스트(5)를 제거 (photo Resist strip)하여 최종적인 콘택을 형성하였다.
그런데, 위와 같은 사진 식각 공정으로 콘택을 형성하고자 할때에는 포토레지스터(5)의 두께가 표면의 굴곡에 의하여 차이가 생기게 되어 이 상태에서 노광을 하게 되면 포토레지스터(5)층이 두께 차이로 인하여 콘택의 크기가 변하게 된다. 또한, 이러한 사진 식각 공정으로 콘택을 형성할 때에는 콘택의 사이즈에 광학적 한계를 갖게 되어 하프 미크론(half-micron)급의 콘택 형성이 불가능하게 된다.
즉, 종래 콘택 형성방법은 소자(Device)가 서브 미크론 디자인 룰(Sub-micron design rule)로 고집적화됨에 따라 상술한 바와 같은 사진 식각 공정상의 문제점, 예컨데 정렬불량, 콘택홀 형성불량 및 포커스불량이 야기되어 고집적 소자의 스몰 사이즈 콘택 형성이 어려운 문제점을 안고 있었다.
이에 본 발명은 상기 기술의 단점을 보완하기 위하여 이루어진 것으로, 식각률(Etch rate)이 다른 절연막질을 이용하여 사진 식각 공정을 이용하지 않고 셀프-얼라인 방식에 의하여 스페이서 에칭 공정의 특징인 이방성 식각(Anisotropic Etch)을 실시하여 주위 패턴(pattern)의 위상(Topology)과 사이즈(size)에 따라 자동적으로 원하는 콘택의 크기와 모양을 형성할 수 있는 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 콘택 형성방법은, 절연막질을 식각률이 다른 필름층으로 구성하여 스페이서 에칭하는 것으로서, 제 1실시예는 2층의 절연막을 사용한 경우이고, 제2실시예는 3층의 절연막을 사용한 경우이다. 여기서 스페이서 에칭은 이방성 애칭(Anisotropic Etching), 또는 드라이 에칭(Dry Etching)의 의미로 이해하면 된다.
먼저, 본 발명의 제1특징에 따른 반도체 장치의 콘택 형성방법은 반도체 기판상에 반도체 소자를 형성 하기 위하여 게이트 전극을 형성하는 제1공정과, 상기 게이트 전극위에 버리드 콘택 형성의 토폴로지를 위하여 제1식각률을 갖는 제1절연막을 도포하는 제2공정과, 제2공정을 거친 상기 반도체 소자의 게이트 전극 위에만 제1절연막이 남도록 패터닝하는 제3공정과, 상기 제1절연막과 식각률이 같은 제 2절연막을 전면적으로 제3공정에서 형성된 패턴상에 도포하는 제4공정과, 제2절연막에 비해 식각률이 상대적으로 높은 제3절막을 전면적으로 제4공정에서 형성된 패턴상에 도포하는 제5공정, 및 상기 제2절연막과 제3절연막의 식각률이 소정의 비를 갖도록 스페이서 에칭을 실시하는 제6공정으로 구성됨을 특징으로 한다.
다음으로, 본 발명의 제2특징에 따른 반도체 장치의 콘택 형성방법은 반도체 기판상에 반도체 소자를 형성하기 위하여 게이트 전극을 형성하는 제1공정과, 상기 게이트 전극위에 버리드 콘택 형성의 토폴로지를 위하여 제1식각률을 간는 제1절연막을 도포하는 제2공정과, 제2공정을 거친 상기 반도체 소자의 게이트 전극위에만 제1절연막이 남도록 패터닝하는 제3공정과, 상기 제1절연막과 식각률이 같은 제2절연막을 전면적으로 제3공정에서 형성된 패턴상에 도포하는 제4공정과, 상기 제2절연막에 비해 식각률이 상대적으로 높은 제3절연막을 전면적으로 제4공정에서 형성된 패턴상에 도포하는 제 5공정과, 상기 제3절연막에 비해 식각률이 상대적으로 낮은 제4절연막을 전면적으로 제5공정에서 형성된 패턴상에 도포하는 제6공정과, 상기 제4절연막과 상기 제3절연막의 식각률이 소정의 비를 갖도록 스페이스 에칭을 실시하는 제 7공정, 및 상기 제7공정 후 식각되지 않은 소정의 제3절연막의 콘택 바운더리를 완만하게 하기 위하여 상기 제3절연막을 열처리하는 제8공정으로 구성됨을 특징으로 한다.
본 발명은 상술한 공정에 의해 사진 식각 공정시 야기될 수 있었던 정렬불량, 콘택홀 형성불량, 포커스불량이 해소될 수 있으며, 또한 고집적 소자의 스몰 사이즈 콘택을 형성할 수 있게 된다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 상세히 설명한다.
제2(a)도 내지 제2(c)도는 본 발명의 제 1실시예에 따른 2층의 절연막을 사용한 콘택 형성방법을 도시한 것이며, 제3(a)도 내지 제3(e)도는 본 발명의 제 2실시예에 따른 3층의 절연막을 사용한 콘택 형성방법을 도시한 것으로 16M DRAM에서 실시한 것이다.
제2도 및 제3도를 참조하여 본 발명에서 제시된 콘택 형성방법을 설명하면 아래와 같다.
본 발명의 제1실시예에 따른 콘택 형성방법은 제2(a)도 내지 제2(c)도에 도시된 바와 같이, 2층의 절연막을 사용한 것으로 제2(a)도는 실리콘 기판(1)상에 절연산화막(2)이 메모리 소자로서 형성되고, 상기 기판(1)과 절연산화막(2)위에 트랜지스터의 게이트용 폴리실리콘 전극을 2500Å로 도포하며, 상기 트랜지스터의 게이트용 폴리실리콘 전극위에 상층에 형성될 산화절연막(5)과 식각률이 같은 절연산화막인 HTO막(4)을 1000Å 두께로 도포시킨다.
상기 공정을 거친 반도체 소자위에 포토레지스트를 도포한 후, 노광, 현상, 식각하여 패턴 토폴로지를 형성한 후, 다시 이 반도체 소자의 콘택홀을 형성하기 위하여 상기 패턴상에 일정 두께의 산화층 즉, 상기 HTO막(4)과 식각률이 같은 HTO막(5)을 3000Å의 두께로 도포시킨다.
그후 제2(b)도에 도시된 바와 같이 제2(a)도의 공정을 거친 후에 형성된 상기 패턴상에 3000Å의 두께로 도포된 상기 HTO막(5)에 비해 식각률이 상대적으로 높은 BPSG막(6)을 3000Å의 두께로 도포시킨다.
계속해서 상기 HTO막(5)과 BPSG막(6)의 식각률이 1:1.6의 비가 되도록 스페이서 에칭을 실시하여 제2(c)도와 같은 형태의 콘택이 만들어진다.
이때 상기 방법에 의하여 형성된 콘택은 정렬불량 및 포커스불량 등과 같은 소자가 고집적화 됨에 따라 사진 식각 공정에서 야기될 수 있는 공정상의 문제점을 해결할 수 있게 되고, 또한 고집적 디바이스의 스몰사이즈 콘택 형성에 따른 어려움을 해결할 수 있게 된다.
한편, 제2실시예에 따른 콘택 형성방법은 제3(a)도 내지 제3(e)도에 도시된 바와 같이 3층의 절연막을 사용한 것으로, 단차가 높은 콘택 형성을 요구할시에 이용되어지는데 기본적인 공정은 제2도와 유사하다.
제3(a)도는 실리콘 기판상(1)에 절연산화막(2)이 메모리 소자로서 형성되고 상기 기판(1)과 절연산화막(2)상에 트랜지스터의 게이트용 폴리실리콘 전극을 2500Å로 도포하며, 상기 트랜지스터의 게이트용 폴리실리콘 전극위에 상층에 형성될 산화절연막(5)과 식각률이 같은 절연산화막인 HTO막(4)을 1000Å의 두께로 도포시킨다.
그후, 상기 공정을 거친 반도체 소자위에 포토레지스트를 도포한 후 노광, 현상, 식각하여 패턴 토폴로지를 형성한 후, 다시 이 반도체 소자에 콘택홀을 형성하기 위하여 상기 패턴실에 일정 두께의 산화층 즉, 상기 HTO막(4)과 식각률이 같은 HTO막(5)을 1500Å의 두께로 도포시킨다.
그후 제3(b)도에 도시된 바와 같이 제3(a)도의 공정을 거친 후에 형성된 상기 패턴상에 1500Å로 도포된 상기 HTO막(5)에 비해 식각률이 상대적으로 높은 BPSG막(6)을 3000Å의 두께로 도포시킨다.
계속해서, 제3(b)도에 같이 형성된 패턴상에 다시 상기 BPSG막(6)보다 식각률이 상대적으로 낮은 절연막 HTO막(7)를 다시 2000Å의 두께로 형성시킨다.
상기 공정에 의해 형성된 패턴을 상기 HTO막(7)과 상기 BPSG막(6)의 식각률이 1:1.6의 비가 되도록 스페이서 에칭을 실시하면, 상부에 형성된 HTO막(7)이 그 하부에 형성된 상기 BPSG막(6)보다 식각률이 낮도록 도포되있으므로 이와 같이 단차가 높은 콘택 형성시에는 콘택의 모서리 부분에 식각되지 않은 잔여분의 BPSG(6A)가 남아 있게 되어 제3(d)도와 같은 모양의 콘택이 형성된다.
그후, 제3(e)도에 도시된 바와 같이 제3(d)도 콘택의 모서리 부분에 남이 있는 BPSG막(6)의 콘택 바운더리(Contact boundary)를 완만하게 처리하기 위하여 열처리를 실시한다.
상술한 바와 같이 본 발명에 의하면, 식각률이 다른 절연막질들을 이용하여 스페이서 에칭을 하므로써 쉽게 원하는 사이즈와 형상의 콘택을 얻을 수 있게 된다. 특히 반도체 제조 공정중 캐패시터(Capacitor)제조를 위한 B.C.(Buried Con tact ; 매입콘택)를 쉽게 형성시킬 수 있을 뿐 아니라, CD(Direct Contact), MC (Metal Contact) 등도 각각이 가지고 있는 토폴로지(Topology)를 이용하여 본 발명과 동일한 방법으로 콘택을 형성할 수 있다.
또한 사진 식각 공정을 거치지 않는 공정상의 간략성과 사진 식각 공정의 문제점인 정렬불량(Mis-Align), 콘택홀 형성불량, 포커스불량 등을 해결할 수 있어 현 디바이스 뿐 아니라 서브 마이크로 시대의 반도체 제조 공정상의 효율 향상에 크게 기여할 수 있게 된다.
Claims (9)
- 반도체 기판상에 반도체 소자를 형성하기 위하여 게이트 전극을 형성하는 제1공정과, 상기 게이트 전극위에 버리드 콘택 형성의 토폴로지를 위하여 제 1식각률을 갖는 제1절연막을 도포하는 제2공정과, 제2공정을 거친 상기 반도체 소자의 게이트 전극위에만 제1절연막이 남도륵 패터닝하는 제3공정과, 상기 제1절연막과 삭긱률이 같은 제2절연막을 전면적으로 제3공정에서 형성된 패턴상에 도포하는 제4공정과, 제2절연막에 비해 식각률이 상대적으로 높은 제3절연막을 전면적으로 제4공정에서 형성된 패턴사에서 도포하는 제5공정, 및 상기 제2절연막과 제3절연막의 식각률이 소정의 비를 갖도륵 스페이서 에칭을 실시하는 제6공정으로 구성됨을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제1항에 있어서, 상기 제1절연막, 제2절연막 및 제3절연막은 소정의 두께를 가지고 HTO막, HTO막 및 BPSG이 순차적으로 형성됨을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제1항에 있어서, 상기 제1절연막, 제2절연막 및 제3절연막의 두께는 약 1000Å, 3000Å 및 3000Å로 도포됨을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제1항에 있어서, 상기 제2절연막과 상기 제3절연막의 식각률은 1:6의 비가 됨을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 반도체 기판상에 반도체 소자를 형성하기 위하여 게이트 전극을 형성하는 제1공정과, 상기 게이트 전극위에 버리드 콘택 형성의 토폴로지를 위하여 제 1식각률을 갖는 제1절연막을 도포하는 제2공정과, 제2공정을 거친 상기 반도체 소자의 게이트 전극위에만 제1절연막이 남도록 패터닝하는 제3공정과, 상기 제1절연막과 식각률이 같은 제 2절연막을 전면적으로 제3공정에서 형성된 패턴상에 도포하는 제4공정과, 상기 제2절연막에 비해 식각률이 상대적으로 높은 제3절연막을 전면적으로 제4공정에서 형성된 패턴상에 도포하는 제5공정과, 상기 제3절연막에 비해 식각률이 상대적으로 낮은 제4절연막을 전면적으로 제5공정에서 형성된 패턴상에 도포하는 제6공정과, 상기 제 4절연막과 상기 제3절연막의 식각률이 소정의 비를 갖도록 스페이스에칭을 실시하는 제7공정 및, 상기 제7공정 후 식각되지 않은 소정의 제 3절연막의 콘택 바운더리를 완만하게 하기 위하여 상기 제3절연막을 열처리하는 제8공정으로 구성됨을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제5항에 있어서, 상기 제1절연막, 제2절연막, 제3절연막 및 제4절연막은 소정의 두께를 가지고 HTO막, HTO막, BPSG막 및 HTO막이 순차적으로 형성됨을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제5항에 있어서, 상기 제1절연막, 제2절연막, 제3절연막 및 제4절연막의 두께는 약 1000Å,1500Å, 3000Å 및 2000Å로 도포됨을 특징으로하는 반도체 장치의 콘택 형성방법.
- 제5항에 있어서, 제6공정에서 도포된 사이 제4절연막이 제5공정에서 도포된 상기 제3절연막 보다 식각률이 낮게 도포되어 콘택의 모서리에 소정의 제 3절연막이 남아 있게 되는 것을 특징으로 하는 반도체 장치의 콘택형성방법.
- 제5항에 있어서, 상기 제4절연막과 상기 제3절연막의 식각률은 1:6의 비가 됨을 특징으로하는 반도체 장치의 콘택형성 방법.
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