KR0165417B1 - 반도체 장치의 미세 패턴 제조방법 - Google Patents

반도체 장치의 미세 패턴 제조방법 Download PDF

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Abstract

고해상도, 저결함, 및 치수정밀도를 가지는 반도체 장치의 미세 패턴 제조방법에 관해 개시한다, 본 발명에 의한 반도체장치의 미세패턴 제조방법은 반도체 기판상에 형성된 패터닝하고자 하는 층위에 식각 마스크 층을 형성하는 단계, 상기 식각 마스크충위에 포토레지스트를 도포하고 포토레지스트 패턴을 형성하는 단계, 포토레지스트 패턴이 형성된 상기 결과물 전면에 플라즈마 식각 공정을 진행하여 상기 포토레지스트 패턴의 측벽에 폴리머 스페이서를 형성하는 단계, 상기 포토레지스트 패턴과 상기 포토레지스트 패턴의 측벽에 증착된 폴리머 스페이서를 식각마스크로 이용하여 상기 식각마스크층을 식각하여 식각마스크를 형성하는 단계, 상기 포토레지스트 패턴과 상기 포토레지스트 패턴의 측벽에 증착된 폴리머 스페이서를 제거하는 단계 및 상기 식각마스크를 이용하여 상기 패터닝하고자 하는 층을 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세 패턴 제조 방법을 제공한다.
본 발명에 의하며느 포토레지스트 패턴과 그 측벽에 형성된 폴리머 스페이서를 식각마스크로 사용한 미세패턴 제조방법에 있어서, 식각에 의해 생성된 패턴의 프로파일이 불량하게 되는 문제점이 해결되어 져결함 및 치수정밀도를 지니는 미세패턴의 형성이 가능하다.

Description

반도체 장치의 미세 패턴 제조방법
제1a도 내지 제1c도는 종래기술에 의한 반도체 장치 커패시터 스토리지 전극의 미세 패턴 제조방법의 일실시예를 설명하기 위해 도시한 단면도들이다.
제2a도 내지 제2e도는 본 발명의 제1실시예에 따른 반도체 장치 커패시터 스토리지 전극의 미세 패턴 제조방법을 설명하기 위해 도시한 단면도들이다.
제3a도 내지 제3d도는 본 발명의 제2실시예에 따른 반도체 장치 커패시터 스토리지 전극의 미세 패턴 제조방법을 설명하기 위해 도시한 단면도들이다.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 고해상도, 저결함 및 치수정밀도를 가지는 미세 패턴 제조방법에 관한 것이다.
반도체 장치의 집적도의 향사에 따라 패턴의 미세화도 현저해지고 있다. 또한 피가공 대상물도 단결정 실리콘, 다결정 실리콘, 실리콘산화막, 알루미늄 등의 종래 재료에 그치는 것이 아니라 질화물, 실리사이드 천이 금속등으로 다양화되고 있다. 그리고 피가공 표면은 반드시 평탄하지 않고 미세한 요철형태로 되어 있다. 그러므로 상기와 같은 다양한 조건하에서 ①고해상력 ②치수정밀도 ③일치정밀도 ④저결합 ⑤고처리기능 등의 기본적인 사항이 리소그래피에 요구되고 있다.
첫째, 고집적화에 대응하기 위해서는 미세한 패턴 형성이 가능한 해상성능이 되지 않으면 안된다.
둘째, 원하는 디바이스 특성이 달성되고 그 재현성을 얻기 위해서는 소자내의 패턴 치수는 최소치수의 10분의 1 치수 정밀도가 요구되고 있다.
셋째, 디바이스 제조과정에는 많은 패턴 형성 단계가 있고 각각의 패턴은 다른 단계의 패턴과 유기적으로 얽혀 하나의 회로를 형성하고 있으므로 각각의 패턴간의 상대적인 위치관계는 대단히 중요한 의미를 갖는다. 따라서 앞 단계까지 형성된 패턴에 대한 얼라인먼트 정밀도는 정밀도를 충분히 만족하고 또한 여유가 있는 것이라야 한다. 그러나 패턴 미세화에 따라 일치 정밀도의 달성은 점점 곤란해지고 있다.
넷째, 패턴 그 자체의 치수, 정밀도의 조건에 덧붙여 더욱 중요한 요건은 결함문제이다. 존재해야 하는 패턴의 결손, 불필요한 패턴의 출현은 디바이스의 특성을 손상하는 큰 요인이다. 따라서 본질적으로 결함을 일으킬 가능성이 있는 리소그래피 수단은 엄중이 개선되지 않으면 안된다.
이상과 같이 리소그래피 기술에 주어지는 제한 조건은 아주 엄격하고 이러한 조건이 어느 하나라도 결핍되어도 유효한 기술이 될 수 없다.
상기 리소그래필의 제한조건중 특히, 해상도를 높이기 위해서 포토레지스트 패턴과 그 측벽에 형성된 폴리머를 마스크로 이용하는 반도체 장치의 미세 패턴 제조방법이 본원 출원인의 선행 출원(대한민국 특허출원 출원번호 제 93-6337호)에 개시되었다.
제1a도 내지 제1c도는 선행 출원된 반도체 장치의 미세 패턴 제조방법을 도시한 단면도들로서 이를 참조하여 종래기술에 따른 반도체 장치의 커패시터 스토리지 저늑 제조방법의 일실시예를 설명하면 다음과 같다.
도면부호 10은 반도체 기판을, 12는 필드 산화막을, 14는 게이트를, 16은 소오스/드레인 영역을, 17은 콘택홀을, 18은 절연층을, 24는 도전층을 24A는 스토리지 전극 패턴을, 30은 포토레지스트 패턴을, 32는 폴리머(polymer)를, 34는 스토리지 전극 패턴의 불량한 프로파일을 각각 나타낸다.
제1a도는 스토리지 전극으로 형성될 도전층(24)을 형성하는 단계를 나타낸다.
필드 산화막(12)에 의해 활성영역과 필드영역으로 구분된 반도체 기판(10)상에 게이트(14)와 소오스/드레인 영역(16)으로 이루어진 트랜지스터를 형성한 후, 상기 결과물 전면에 절연층(18)을 형성한다. 상기 절연층(18)상에 포토레지스트를 도포한 후, 리소그래피에 의해 상기 소오스 영역(16)의 일부를 노출시키는 콘택홀을 형성하기 위한 포토레지스트 패턴(도면에는 도시되지 않았음)을 형성한 다음 상기 포토레지스트 패턴을 식각마스크로 하여 상기 절연층(18)을 이방성식각하여 콘택홀(17)을 형성한다.
상기 콘택홀(17)이 형성되어 있는 상기 기판(10) 전면에 상기 콘택홀(17)을 채우고 상기 절연층(18)을 기준으로 일정 두께를 가지도록 도전층(24)을 형성한다.
제1b도는 포토레지스트 패턴 (30) 과 폴리머(32)를 형성하는 단계를 나타낸다.
상기 도전층(24)상에 포토레지스트를 도포한 후 포토리소그래필에 의해 커패시터 스토리지 전극 형성을 위한 포토레지스트 패턴(30)을 형성한다.
이어서 CF4, CHF3및 Ar가스를 이용한 플라즈마 식각조건을 갖충 식각 챔버 (etching chamber) 내에서 상기 결과물을 반응시키면, 상기 포토레지스트(PR)내의 C, H, O 성분이 플라즈마와 반응하여 포토레지스트 패턴(30)의 측벽에 폴리머(polymer)(32)가 형성된다.
이 때 상기 CF, CHF 및 Ar가스의 비를 변화시켜서 상기 폴리머의 양을 조절할 수 있고, 특히 CHF3가스의 몰(mole)비를 증가시키면 폴리머가 더욱 많이 형성된다. 또한 식각 챔버내의 온도, 압력, 시간등을 변화시킴으로써 폴리머의 양을 용이학 조절할 수 있다.
제 1c도는 스토리지 전극 패턴(24A)을 형성하는 단계를 나타낸다.
상기 포토레지스트 패턴 (30) 및 폴리머(32)를 식각마스크로 이용하여 상기 도전층(24)을 이방성식각하여 스토리지 전극 패턴(24A)을 형성한다.
상술한 종래의 기술은 포토리소그래피 해상도 한계이상의 미세한 스페이스 패턴을 형성할 수 있는 장점이 있으나 다음과 같은 문제점이 있다.
첫째, 상기 포토레지스트 패턴이(30) 및 폴리머(32)를 식각마스크로 이용하여 패턴을 형성할 때, 식각대상층 (예:도전층) (24)이 두꺼워서 식각량이 많은 경우에는 식각이 진행되는 동안 상기 폴리머 마스크(32)가 식각된다. 따라서 식각에 의해 형성된 패턴이 제1c도에 도시한 바와 같이 갉아먹은 듯한 모양(34)이 되어 패턴의 프로파일이 불량하게 된다.
이러한 패턴불량은 커패시터의 경우에는 절연파괴의 원인이 될 수 있다. 그러므로 식각대상층(24)은 마스크로 사용하는 폴리머(32) 에 대해서 식각선택비가 높아야 한다는 제약이 따른다.
둘째, 포토레지스트 패턴(30)의 측벽에 폴리머(32)가 형성될 때 스페이서 형태로 형성되기 때문에 포토리소그래피 공정시 패턴이 사다리꼴 모양으로 형성되어 패턴의 정밀도가 떨어지게 된다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 고해상도 저결함 및 치수정밀도를 가지는 미세 패턴의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은, 포토리소그래피를 이용한 반도체 장치의 미세 패턴 제조방법에 있어서, 반도체 기판상에 형성된 패터닝하고자 하는 층위에 식각 마스크층을 형성하는 단계; 상기 식각 마스크층위에 포토레지스트를 도포하고 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴이 형성된 상기 결과물 전면에 플라즈마 식각공정을 진행하여 상기 포토레지스트 패턴의 측벽에 폴리머 스페이서를 형성하는 단계; 상기 포토레지스트 패턴과 상기 포토레지스트 패턴의 측벽에 증착된 폴리머 스페이서를 식각마스크로 이용하여 상기 식각마스크층을 식각하여 식각마스크를 형성하는 단계; 상기 포토레지스트 패턴과 상기 포토레지스트 패턴의 측벽에 증착된 폴리머 스페이서를 제거하는 단계; 및 상기 식각마스크를 이용하여 상기 패터닝하고자 하는 층을 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세 패턴 제조 방법을 제공한다.
상기 목적을 달성하기 위해 본 발명은 또한, 포토리소그래피를 이용한 반도체 장치의 미세패턴 제조방법에 있어서, 반도체 기판상에 형성된 패터닝하고자 하는 층위에 제1식각 마스크층을 형성하는 단계; 상기 제1식각 마스크층위에 제2식각 마스크층을 형성하는 단계; 상기 제2식각 마스크층위에 포토레지스트를 도포하고 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 이용하여 상기 제2식각 마스크층을 플라즈마 식각하여 제2식각마스크를 형성함과 동시에 포토레지스트 패턴 및 제2식각 마스크의 측벽에 폴리머 스페이서를 형성하는 단계; 상기 포토레지스트 패턴과 폴리머 스페이서를 제거하는 단계; 상기 제2식각마스크를 이용하여 상기 제1식각마스크층을 식각하여 제1식각마스크를 형성하는 단계; 및 상기 제1식각마스크를 이용하여 패터닝하고자 하는 층을 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세 패턴 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 식각마스크층 또는 제1식각마스크층은 패터닝 하고자 하는 층에 대해서 식각속도가 작은 물질을 이용하여 형성하며, 상기 식각마스크를 이용하여 상기 패터닝하고자 하는 층을 식각하는 단계 전 또는 제2식각마스크를 이용하여 제1식각마스크 층을 식각하는 단계 전에 상기 포토레지스트 패턴과 폴리머 스페이서를 제거하는 단계를 더 구비하는 것이 바람직하다.
또한, 상기 폴리머 스페이서를 형성하는 플라즈마 식각은 CF4, CHF3및 Ar가스를 이용하여 행하는 것이 바람직하다.
본 발명에 의한 반도체 장치의 미세 패턴 제조방법에 있어서, 상기 패터닝하고자 하는 층은 반도체 장치 커패시터의 스토리지 전극으로 형성하고, 상기 패터닝하고자 하는 층을 식각하는 단계에서 상기 제2식각마스크도 동시에 식각되어 제거되는 것이 바람직하다.
이하 제2a도 내지 제3d도를 참조하여 본 발명을 상세히 설명한다.
상기 도면에 있어서, 제1a도 내지 제1c도와 동일한 참조부호는 동일한 부재를 나타낸다.
제2a도 내지 제2e도는 본 발명의 제1실시예에 따른 반도체 장치 커패시터의 미세 패턴 제조방법을 설명하기 위해 도시한 단면도들이다.
제2a도는 도전층(24)과 제1 및 제2식각 마스크층(26 및 28)을 형성하는 단계를 나타낸다.
필드 산화막(12)에 의해 활성영역과 필드영역으로 구분된 반도체 기판(10)상에 게이트(14)와 소오스/드레인 영역(16)으로 이루어진 트랜지스터를 형성한 후, 상기 결과물 전면에 제1절연층(18)을 형성한다. 이어서 상기 절연층(18) 위에 식각저지층(20)으로서 예컨대 질화막을 형성한후, 이 위에 다시 제2절연층(22)을 형성한다. 상기 절연층(22)상에 포토레지스트를 도포한 후, 리소그래피에 의해 상기 소오스 영역(16)의 일부를 노출시키는 콘택홀을 형성하기 위한 포토레지스트 패턴(도면에는 도시되지 않았음)을 형성한 다음 상기 포토레지스트 패턴을 식각마스크로 하여 상기 제2절연층(22), 식각저지층(20), 및 제1절연층(18)을 이방성식각하여 콘택홀(17)을 형성한다.
상기 콘택홀(17)이 형성되어 있는 상기 기판(10) 전면에 콘택홀(17)을 채우고 상기 제2절연층(22)을 기준으로 일정 두께를 가지도록 도전층(24)을 형성한다. 이어서 상기 도전층(24)위에 제1식각 마스크층(26)과 제2식각 마스크층(28)을 형성한다.
상기 제1식각 마스크층(26)은 산화물 예컨대, HTO (high temperature oxide)를 이용하여 형성하고, 상기 제2식각 마스크층(28)은 다결정 실리콘을 이용하여 형성하는 것이 바람직하다.
제2b도는 포토레지스트 패턴(30), 제2식각마스크(28A) 및 폴리머 스페이서(32)를 형성하는 단계를 나타낸다.
상기 제2식각 마스크층(28)상에 포토레지스트를 도포한 후 포토리소그래피에 의해 커패시터 스토리지 전극 형성을 위한 포토레지스트 패턴(30)을 형성한다.
다음에 상기 포토레지스트 패턴(30)을 식각 마스크로 하여 CF4와 CHF3를 이용한 플라즈마 방식으로 상기 제2식각 마스크층(28) 예컨대, 다결정 실리콘층을 이방성 식각하면, 제2식각마스크(28A)가 형성됨과 동시에 포토레지스트 패턴(30) 및 제2식각마스크(28A)의 측벽에 폴리머 스페이서(32)가 형성된다.
제2c도는 제1식각마스크(26A)를 형성하는 단계를 나타낸다.
상기 포토레지스트 패턴(30), 폴리머 스페이서(32) 및 제2식각마스크(28A)를 식각마스크로 하여 상기 제1식각마스크층(26)을 이방성 식각하여 제1식각마스크(26A)를 형성한다.
더욱 바람직하기로는 포토레지스트 패턴(30)과 폴리머 스페이서(32)를 에싱(ashing)과 스트립(stripe)방법으로 제거한 후 제2식각마스크(28A)만을 식각마스크로 하여 상기 제1식각마스크용 층(26)을 이방성 식각하여 제1식각마스크(26A)를 형성함으로써, 제1식각마스크(26A)의 측벽에 폴리머 스페이서가 형성되는 것을 방지하여 치수정밀도를 지니는 패턴을 형성할 수 있다.
제2d도는 스토리지 전극 패턴(24A)을 형성하는 단계를 나타낸다.
상기 제1 및 제2 식각마스크 (26A 및 28A)를 이용하여 상기 도전층(24)을 이방성식각하여 스토리지 전극 패턴(24A)을 형성한다. 상기 제2식각 마스크(28A)는 상기 도전층(24)의 식각시에 동시에 제거되는 것이 제조방법을 단축시켜서 경제성을 제고시킨다는 면에서 바람직하다.
제2e도는 상기 스토리지 전극(24A)을 완성하는 단계를 나타낸다.
암모니아(NH4)와 불산 (HF)으로 이루어진 화학약품을 이용한 습식식각으로 상기 스토리지 전극하 부의 제2절연층(22) 및 상기 제1식각 마스크(26A)를 제거함으로써 커패시터 스토리지 전극(24A)을 완성한다.
상기 포토레지스트 패턴과 그 측벽에 혀성된 폴리머 스페이서를 마스크로 하여 상기 식각대상층을 식각하는 종래기술에 있어서 상기 식각대상층의 양이 많은 경우 식각이 진행됨에 따라 상기 폴리머 스페이서가 식각되어 생성된 패턴의 프로파일이 불량하게 되는 문제점이 있었다. 그러나 본 발명의 제1실시예에 의하면 상기 제1 및 제2식각 마스크층은 식각 대상층에 비해 얇게 형성할 수 있기 때문에, 상기 폴리머 스페이서가 식각되기 전에 임계이수(Crictical Dimension 이하 CD)를 지니는 제1식각 마스크를 형성하고, 식각대상층에 비해 식각 속도가 낮은 상기 제1식각마스크를 이용하여 식각대상층을 식각함으로써 치수정밀도와 저결함을 지니는 패턴을 형성할 수 있다.
제3a도 내지 제3d도는 본 발명의 제2실시예에 따른 반도체 장치 커패시터의 미세 패턴 제조방법을 섦여하기 위해 도시한 단면도들이다.
제3a도는 도전층(24)과 식각 마스크층(27)을 형성하는 단계를 나타낸다.
필드산화막(12)에 의해 활성영역과 필드영역으로 구분된 반도체 기판(10)상에 게이트(14)와 소오스/드레인 영역(16)으로 이루어진 트랜지스터를 형성한 후, 상기 결과물 전면에 절연층(18)을 형성한다. 상기 절연층(18)상에 포토레지스트를 도포한 후, 리소그래피공정에 의해 상기 소오스 영역(16)의 일부를 노출시키는 콘택홀을 형성하기 위한 포토레지스트 패턴(도면에는 도시되지 않았음)을 형성한 다음 상기 포토레지스트 패턴을 식각마스크로 하여 상기 절연층(18)을 이방성 식각하여 콘택홀(17)을 형성한다.
상기 콘택홀(17)이 형성되어 있는 상기 기판(10) 전면에 콘택홀(17)을 채우고 상기 절연층(18)을 기준으로 일정 두께를 가지도록 도전층(24)을 형성한 다음, 상기 도전층(24)위에 식각 마스크층(27)을 형성한다.
제4b도는 포토레지스트 패턴 (30)과 폴리머 스페이서(32)를 형성하는 단계를 나타낸다.
상기 식각 마스크층(27)상에 포토레지스트를 도포한 후 포토리소그래피에 의해 커패시터 스토리지 전극 패턴(30)을 형성한다.
다음에 CF4, CHF3및 Ar 가스를 이용한 플라즈마 식각조건을 갖춘 식각 챔버(etching chamber)내에서 상기 결과물을 반응시키면, 상기 포토레지스트의 C, H, O 성분이 플라즈마와 반응하여 포토레지스트 패턴(30)의 측벽에 폴리머 스페이서(32)가 형성된다.
이 때 상기 CF4, CHF3및 Ar 가스의 비를 변화시켜서 상기 폴리머의 양을 조절할 수 있고, 특히 CHF3가스의 몰(mole)비를 증가시키면 폴리머가 더욱 많이 형성된다. 또한 식각 챔버내의 온도, 압력, 시간등을 변화시킴으로서 형성되는 폴리머의 양을 용이하게 조절할 수 있다.
제3c도는 식각마스크(26A)를 형성하는 단계를 나타낸다.
상기 포토레지스트 패턴(30)과 폴리머 스페이서(32)를 식각마스크로 하여 상기 식각 마스크층(27)을 이방성 식각하여 식각마스크(27A)를 형성한다.
제4d도는 스토리지 전극의 패턴(24A)을 형성하는 단계를 나타낸다.
상기 식각마스크(27A)를 이용하여 상기 도전층(24)을 이방성 식각하여 스토리지 전극의 패턴(24A)을 형성한다.
상술한 본 발명의 제2실시예에 의하면, 상기 식각마스크층은 단일층으로 형성할 수 있으므로, 식각마스크층을 2층으로 형성하는 제1실시예에 비해 제조방법의 단계를 단축시킬 수 있다.
본 발명에 의한 미세패턴의 형성방법은, 패터닝하고자 하는 식각대상층위에 식각 마스크층을 형성한 다음 식각 마스크층위에 포토레지스트 패턴과 그 측벽에 폴리머 스페이서를 형성하여 이를 마스크로 이용하여 식각마스크층을 식각하여 식각마스크를 형성한다.
이렇게 하여 형성된 식각마스크를 이용하여 식각대상층을 식각하기 때문에 다음과 가은 효과가 있다.
첫째, 종래기술에 의한 포리머 스페이서 마스크는 스페이서 형태로 형성되기 때문에 식각시 패턴이 사다리꼴 모양으로 형성되어 패턴의 정밀도가 떨어지는 문제점이 발생하지만 본 발명에 의한 식각마스크는 식각대상층과 거의 수직한 형내로 형성할 수 있으므로 패턴의 정밀도를 이룰 수 있다.
둘째, 상기 패터닝하고자 하는 식각대상층(예:다결정 실리콘)에 대한 상기 식각마스크(예:산화막)의 선택비는 상기 폴리머 스페이서에 비해 쉽게 얻어질 수 있다. 즉 상기 식각대상층에 비해 식각속도가 낮은 상기 식각마스크를 이용하여 식각을 하게되면, 종래의 식각속도가 높은 상기 폴리머 스페이서를 마스크로 사용할 경우에 비해 식각 도중에 마스크가 식각되어 상기 식각 대상층 패턴의 프로파일이 불량하게 되는 문제점이 개선되고 저결함의 패턴을 얻을 수 있다.
셋째, 식각설비와 식각성분의 선택범위가 매우 제한적인 상기 폴리머 스페이서를 마스크로 사용하는 경우에 비해 본 발명에 의한 식각마스크를 사용하게 되면 식각설비와 식각성분의 선택범위가 매우 넓어진다.
넷째, 포토레지스트패턴과 폴리머 스페이서를 제거한 후 상기 식각마스크로 식각하면 식각하는 골의 깊이가 낮아진다. 즉 식각대상의 어스펙트 비(aspect ratio)가 낮아지기 때문에 로딩효과(loading effect)가 개선되어 치수 정밀도를 지니는 패턴의 형성이 가능해지다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (9)

  1. 포토리소그래피를 이용한 반도체 장치의 미세 패턴 제조방법에 있어서, 반도체 기판상에 형성된 패터닝하고자 하는 층위에 식각 마스크층을 형성하는 단계; 상기 식각 마스크층위에 포토레지스트를 도포하고 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴이 형성된 상기 결과물 전면에 플라즈마 식각 공정을 진행하여 상기 포토레지스트 패턴의 측벽에 폴리머 스페이서를 형성하는 단계; 상기 포토레지스트 패턴과 상기 포토레지스트 패턴의 측벽에 증착된 폴리머 스페이서를 식각마스크로 이용하여 상기 식각마스크층을 식각하여 식각마스크를 형성하는 단계; 상기 포토레지스트 패턴과 상기 포토레지스트 패턴의 측벽에 증착된 폴리머 스페이서를 제거하는 단계; 및 상기 식각마스크를 이용하여 상기 패터닝하고자 하는 층을 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세 패턴 제조 방법.
  2. 제1항에 있어서, 상기 식각마스크층은 패터닝하고자 하는 층에 대해서 식각 속도가 작은 물질을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 미세 패턴 제조방법.
  3. 제1항에 있어서, 상기 폴리머 스페이서를 형성하는 상기 플라즈마 식각은 CF4, CHF3및 Ar가스를 이용하여 행하는 것을 특징으로 하는 반도체 장치의 미세패턴 제조방법.
  4. 제1항에 있어서, 상기 패터닝하고자 하는 층은 반도체 장치 커패시터의 스토리지 전극으로 형성하는 것을 특징으로 하는 반도체 장치의 미세 패턴 제조방법.
  5. 포토리소그래피를 이용한 반도체 장치의 미세패턴 제조방법에 있어서, 반도체 기판상에 형성된 패터닝하고자 하는 층위에 제1식각 마스크층을 형성하는 단계; 상기 제1식각 마스크층위에 제2식각 마스크층을 형성하는 단계; 상기 제2식각 마스크층위에 포토레지스트를 도포하고 포토레지스트패턴을 형성하는 단계; 포토레지스트 패턴을 이용하여 상기 제2시각 마스크층을 플라즈마 식각하여 제2식각 마스크를 형성함과 동시에 포토레지스트 패턴 및 제2식각 마스크의 측벽에 폴리머 스페이서를 형성하는 단계; 상기 포노레지스트 패턴과 폴리머 스페이서를 제거하는 단계; 상기 제2식각마스크를 이용하여 상기 제 1식각마스크층을 식각하여 제1식각마스크를 형성하는 단계; 및 상기 제1식각마스크를 이용하여 패터닝하고자 하는 층을 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세 패턴 제조방법.
  6. 제5항에 있어서, 상기 제1식각마스크층은 패터닝 하고자 하는 층에 대해서 식각속도가 작은 물질을 이용하여 형성하는 것을 특징으로 한는 반도체 장치의 미세 패턴 제조방법.
  7. 제5항에 있어서, 상기 폴리머 스페이서를 형성하는 상기 플라즈마 식각은 CF4, CHF3및 Ar 가스를 이용하여 행하는 것을 특징으로 하는 반도체 장치의 미세패턴 제조방법.
  8. 제5항에 있어서, 상기 패터닝하고자 하는 층은 반도체 장치 커패시터의 스토리지 전극으로 형성하는 것을 특징으로 하는 바도체 장치의 미세 패턴 제조방법.
  9. 제5항에 있어서, 상기 패터닝하고자 하는 층을 식각하는 단계에서 상기 제2식각마스크도 동시에 식각되어 제거되는 것을 특징으로 하는 반도체 장치의 미세 패턴 제조방법.
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