KR100990933B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100990933B1
KR100990933B1 KR1020030051782A KR20030051782A KR100990933B1 KR 100990933 B1 KR100990933 B1 KR 100990933B1 KR 1020030051782 A KR1020030051782 A KR 1020030051782A KR 20030051782 A KR20030051782 A KR 20030051782A KR 100990933 B1 KR100990933 B1 KR 100990933B1
Authority
KR
South Korea
Prior art keywords
layer
interlayer insulating
photoresist
photoresist film
forming region
Prior art date
Application number
KR1020030051782A
Other languages
English (en)
Other versions
KR20050012645A (ko
Inventor
김태한
조성윤
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030051782A priority Critical patent/KR100990933B1/ko
Publication of KR20050012645A publication Critical patent/KR20050012645A/ko
Application granted granted Critical
Publication of KR100990933B1 publication Critical patent/KR100990933B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 다마신 공정을 단순화 시키고, 프로파일을 개선시키기 위한 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 트랜지스터 및 하부금속배선 등을 포함한 소정의 하지층이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 제1감광막을 도포하고, 상기 제1감광막의 상부 표면을 노광시킨 후 제1실릴레이션을 실시하는 단계; 상기 제1감광막 상에 제2감광막을 도포하고, 상기 제2감광막의 상부 표면을 노광시킨 후 제2실릴레이션을 실시하는 단계; 상기 제2감광막을 건식 현상하여 상기 제2감광막 및 제1감광막을 식각하여 상기 층간절연막 상에 콘택홀 형성 영역을 노출시키는 단계; 상기 식각된 제2감광막을 식각 장벽으로 이용하여 상기 층간절연막의 콘택홀 형성 영역을 선택적으로 식각하는 단계; 상기 제1감광막을 건식 현상하여 상기 제1감광막을 식각하여 상기 층간절연막 상에 라인홈 형성 영역을 노출시키는 단계; 및 상기 식각된 제1감광막을 식각 장벽으로 이용하여 상기 층간절연막의 라인홈 형성 영역과 콘택홀 형성 영역을 제거하여 상기 층간절연막 내에 라인홈과 콘택홀을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
-도면의 주요 부분에 대한 부호의 설명-
11 : 반도체 기판 12 : 층간절연막
13 : 제1감광막 14 : 제2감광막
15a : 제1실릴레이션 15b : 제2실릴레이션
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 다마신 공정을 단순화 시키고 프로파일을 개선시키는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 제조에 있어서 다마신 공정(Damascence)은 금속 배선 뿐만 아니라, 캐패시터 스토리지 전극이나 게이트 전극 형성 등 다양한 반도체 소자의 제조방법에 적용되고 있고, 다마신 공정을 이용한 반도체 집적 기술은 반도체 소자의 고집적화가 진행됨에 따라 그 이용이 더욱 증가되고 있다.
종래의 반도체 소자의 제조방법은, 도면에 도시되어 있지는 않지만, 다마신(Damascene) 특히, 듀얼-다마신(Dual-damascene) 공정을 이용한 금속배선 공정을 실시한다.
여기서, 상기 듀얼-다마신 공정이란 콘택플러그 및 금속배선을 개별적 공정을 통해 각각 형성하는 방식이 아니라, 층간절연막 내에 콘택플러그 형성 영역을 포함한 금속배선이 형성될 영역을 미리 한정한 후에 금속막의 증착 및 금속막의 화학적 기계적 연마(Chemical Mechanical Polishing)를 통해 상기 콘택플러그 및 금속배선이 동시에 형성되도록 하는 공정이다.
상기 듀얼-다마신 공정을 이용한 금속배선 공정은 콘택홀 및 금속배선 영역을 한정하기 위해 감광막 도포, 노광 및 현상을 포함하는 마스크 공정을 2회 실시한다.
또한, 상기 층간절연막으로서 저유전물질인 플레어(FLARE)을 이용하며, 반응성 이온 식각(Reactive Ion Etching) 장비에서 H2/N2 또는 NH3 플라즈마를 이용하여 상기 층간절연막을 식각한다.
그러나, 종래에는 2회의 마스크 공정을 수행하고 있기 때문에 공정이 다소 복잡한 문제점이 있다. 뿐만 아니라, 이중감광막으로 공정을 단순화 시키더라도 원하는 식각 타겟(Target)을 컨트롤(Control) 하기 어려워 보다 개선된 기술이 필요하다.
또한, 종래의 플라즈마를 이용한 식각 시 바우잉 프로파일 텐던시(Bowing Profile Tendency), 미세 트렌칭(Microtrenching) 및 반응성 이온 식각에 의한 지연(Reactive Ion Etching Lag) 현상과 같은 문제점들이 발생하여 프로파일에 악영향을 끼치게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, NLD(Neutral Loop Discharge) 플라즈마를 이용하고, 이중 실릴레이션을 실시하여 공정을 단순화 시킬 수 있으며, CH3NH2/N2 가스로 층간절연막인 플레어(FLARE)를 식각함으로써 프로파일을 개선시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 트랜지스터 및 하부금속배선을 포함한 소정의 하지층이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 제1감광막을 도포하고, 상기 제1감광막의 상부 표면을 선택적으로 노광시킨 후 1차 실릴레이션을 실시하여 상기 제1감광막 표면에 제1간격을 두고 이웃하는 제1실릴레이션층을 형성하는 단계; 상기 제1실릴레이션층 및 제1감광막 상에 제2감광막을 도포하고, 상기 제2감광막의 상부 표면을 선택적으로 노광시킨 후 2차 실릴레이션을 실시하여 상기 제2감광막 표면에 상기 제1간격보다 작은 제2간격을 두고 이웃하는 제2실릴레이션층을 형성하는 단계; 상기 제2실릴레이션층을 식각마스크로 이용하여 상기 층간절연막이 노출되도록 상기 제2감광막 및 제1감광막을 건식 식각하여 상기 층간절연막 상에 콘택홀 형성 영역을 노출시키는 단계; 상기 제2실릴레이션층을 제거하고, 상기 식각된 제2감광막을 식각마스크로 이용하여 상기 노출된 층간절연막의 콘택홀 형성 영역을 선택적으로 건식 식각하고 상기 식각된 제2감광막을 제거하는 단계; 상기 제1실릴레이션층을 식각마스크로 이용하여 상기 층간절연막이 노출되도록 상기 제1감광막을 건식 식각하여 상기 층간절연막 상에 라인홈 형성 영역을 노출시키는 단계; 및 상기 제1실릴레이션층을 제거하고, 상기 식각된 제1감광막을 식각마스크로 이용하여 상기 노출된 층간절연막의 라인홈 형성 영역과 상기 콘택홀 형성 영역을 선택적으로 식각하여 상기 층간절연막 내에 라인홈과 상기 기판을 노출하는 콘택홀을 형성하는 단계를 포함한다.
여기서, 상기 제1실릴레이션층은 마스크로서 라인홈 형성 영역을 한정하는 레티클을 이용하며, 상기 제2실릴레이션층은 마스크로서 콘택홀 형성 영역을 한정하는 레티클을 이용한다. 그리고, 상기 제1감광막, 제2감광막 및 층간절연막의 식각시 NLD 플라즈마를 이용하며, 상기 NLD 플라즈마의 소오스 프리퀀시는 10~20 MHz로, 바이어스 프리퀀시는 1~10 MHz로 사용한다. 또한, 상기 제1감광막 및 제2감광막의 식각은 O2/SO2 가스로 실시하고, 상기 층간절연막의 식각 가스로서 CH3NH2/N2 가스를 이용하며, 상기 층간절연막은 저유전물질인 플레어(FLARE)를 사용한다.
본 발명에 따르면, 이중 실릴레이션을 실시하여 다마신 공정을 단순화시킬 수 있으며, CH3NH2/N2 가스로 층간절연막인 플레어(FLARE)를 식각함으로써 프로파일을 개선시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 1a를 참조하면, 트랜지스터 및 하부금속배선 등을 포함한 소정의 하지층(미도시)이 형성된 반도체 기판(11)을 마련하고, 상기 반도체 기판(11) 상에 층간절연막(12)을 형성한다. 여기서, 상기 층간절연막(12)은 저유전물질인 플레어(FLARE)로 이루어져 있으며, 상기 플레어(FLARE)의 유전 상수는, 예를 들어, 2.8이다.
상기 층간절연막(12) 상에 제1감광막(13)을 도포하고, 상기 제1감광막(13)의 상부 표면을 선택적으로 노광시킨 후에 1차 실릴레이션(Silylation)을 실시하여 상기 제1감광막(13) 표면에 제1간격을 두고 이웃하는 제1실릴레이션층(15a)을 형성한다.
그런 다음, 상기 제1실릴레이션층(15a) 및 상기 제1감광막(13) 상에 제2감광막(14)을 도포하고, 상기 제2감광막(14)의 상부 표면을 선택적으로 노광시킨 후에 2차 실릴레이션을 실시하여 상기 제2감광막(14) 표면에 상기 제1간격보다 작은 제2간격을 두고 이웃하는 제2실릴레이션층(15b)을 형성한다.
여기서, 상기 제1간격은 후속하는 라인홈 형성 영역을 한정하는 폭을 가지며, 상기 제2간격은 후속하는 콘택홀 형성 영역을 한정하는 폭을 갖는다. 그래서, 상기 제1실릴레이션층(15a)은 마스크로서 라인홈 형성 영역(미도시)을 한정하는 레티클(Reticle)을 이용하고, 상기 제2실릴레이션층(15b)은 마스크로서 콘택홀 형성 영역(미도시)을 한정하는 레티클을 이용한다.
삭제
삭제
도 1b를 참조하면, 상기 제2실릴레이션층(15b)을 식각마스크로 이용하여 상기 층간절연막(12)이 노출되도록 상기 제2감광막(14) 및 제1감광막(13)을, 예를 들어, NLD(Neutral Loop Discharge) 플라즈마를 이용하여 O2/SO2 가스로 건식 식각한다. 상기 NLD 플라즈마의 소오스 프리퀀시(Source Frequency)는 10~20 MHz로, 바이어스 프리퀀시(Bias Frequency)는 1~10 MHz로 사용한다.
이로써, 상기 층간절연막(12) 상에는 콘택홀 형성 영역을 노출시키는 제2감광막(14) 및 제1감광막(13)이 형성된다. 이후에, 상기 제2실릴레이션층(15b)을 제거한다.
도 1c를 참조하면, 상기 식각된 제2감광막(14)을 식각마스크로 이용하여 상기 노출된 층간절연막(12)의 콘택홀 형성 영역을 선택적으로 원하는 타겟(Target)으로 건식 식각한다. 이 때, 상기 층간절연막(12)의 식각 가스로서 CH3NH2/N2 가스를 이용한다. 또한, 상기 층간절연막(12)의 식각 가스로서 종래의 N2/H2, NH3 가스 대신에 CH4/N2 가스를 이용한 실험도 있는데, 이는 수직 프로파일을 형성할 수는 있지만, CHx(x=1, 2, 3) 라디칼(Radical)의 과다 발생을 일으켜 웨이퍼(Wafer)의 상부 표면에 문제를 일으키게 된다.
삭제
따라서, 본 발명에서는 CH3NH2/N2 가스를 이용함으로써 종래의 N2/H2, NH3 가스에 비해 홀 내부에 적합한 폴리머를 증착하여 식각 시 수직 프로파일을 형성할 수 있도록 한다. 또한, 상기 층간절연막(12)의 식각 시 상기 제2감광막(14) 및 제1감광막(13)이 충분한 두께(Thickness)를 가지고 있으므로 감광막 선택비에 대한 염려를 할 필요 없이 콘택홀을 원하는 타겟으로 식각을 실시한다.
한편, 자세하게 설명하지 않았으나, 상기 콘택홀 형성 영역을 선택적으로 상기 층간절연막(12)을 식각시 상기 제2감광막(14)은 일부 식각되어 얇은 두께를 갖는다.
도 1d를 참조하면, 상기 제2감광막(14)을 제거하고, 상기 제1실릴레이션층(15a)을 식각마스크로 이용하여 상기 층간절연막(12)의 상부 표면이 노출되도록 상기 제1감광막(13)을, 예를 들어, NLD(Neutral Loop Discharge) 플라즈마를 이용하여 O2/SO2 가스로 건식 식각하여 상기 층간절연막(12) 상에 라인홈 형성 영역(미도시)을 노출시킨다.
여기서, 상기 라인홈 형성 영역을 노출하기 위한 식각시 O2/SO2 가스를 사용하기 때문에 노출된 상기 층간절연막(12)은 거의 식각이 되지 않는 고선택비를 유지할 수 있다. 이후, 상기 제1실릴레이션층(15a)을 제거한다.
도 1e를 참조하면, 상기 식각된 제1감광막(13)을 식각마스크로 이용하여 상기 노출된 층간절연막(12)의 라인홈 형성 영역과 상기 콘택홀 형성 영역을, 예를 들어, NLD(Neutral Loop Discharge) 플라즈마를 이용하여 선택적으로 식각하여 상기 층간절연막(12) 내에 라인홈(미도시)과 상기 기판을(11)을 노출하는 콘택홀(미도시)을 형성한다. 이 때, 상기 층간절연막(12)의 식각 가스로서 CH3NH2/N2 가스를 이용한다. 또한, 토탈 타겟(Total Target)은 상기 콘택홀 형성을 위한 식각 시 진행한 타겟을 환산하면 원하는 타겟에 충족시킬 수 있으므로 식각을 모두 완료할 수 있게 된다.
본 발명에 따르면, 감광막에 이중 실릴레이션을 실시하고 NLD 플라즈마를 이용하여 O2/SO2 가스 및 CH3NH2/N2 가스로 각각 감광막을 건식 식각함으로써, 다마신 형성을 위한 식각 공정을 단순화시킬 수 있으며, 프로파일을 개선시킬 수 있다.
이상에서와 같이, 본 발명은 층간절연막 내에 다마신을 형성하기 위한 식각 공정시 감광막에 이중 실릴레이션을 실시하고 이를 NLD 플라즈마를 이용하여 식각함으로써, 상기 다마신 형성을 위한 식각 공정을 단순화시킬 수 있다.
또한, 본 발명은 층간절연막의 식각 가스로서, 예를 들어, CH3NH2/N2 가스를 이용함으로써 바우잉 프로파일 텐던시 미세 트렌칭 및 반응성 이온 식각에 의한 지연 현상을 방지하여 프로파일을 개선시킬 수 있다.
따라서, 본 발명은 반도체 소자의 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 트랜지스터 및 하부금속배선을 포함한 소정의 하지층이 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 제1감광막을 도포하고, 상기 제1감광막의 상부 표면을 선택적으로 노광시킨 후 1차 실릴레이션을 실시하여 상기 제1감광막 표면에 제1간격을 두고 이웃하는 제1실릴레이션층을 형성하는 단계;
    상기 제1실릴레이션층 및 제1감광막 상에 제2감광막을 도포하고, 상기 제2감광막의 상부 표면을 선택적으로 노광시킨 후 2차 실릴레이션을 실시하여 상기 제2감광막 표면에 상기 제1간격보다 작은 제2간격을 두고 이웃하는 제2실릴레이션층을 형성하는 단계;
    상기 제2실릴레이션층을 식각마스크로 이용하여 상기 층간절연막이 노출되도록 상기 제2감광막 및 제1감광막을 건식 식각하여 상기 층간절연막 상에 콘택홀 형성 영역을 노출시키는 단계;
    상기 제2실릴레이션층을 제거하고, 상기 식각된 제2감광막을 식각마스크로 이용하여 상기 노출된 층간절연막의 콘택홀 형성 영역을 선택적으로 건식 식각하고 상기 식각된 제2감광막을 제거하는 단계;
    상기 제1실릴레이션층을 식각마스크로 이용하여 상기 층간절연막이 노출되도록 상기 제1감광막을 건식 식각하여 상기 층간절연막 상에 라인홈 형성 영역을 노출시키는 단계; 및
    상기 제1실릴레이션층을 제거하고, 상기 식각된 제1감광막을 식각마스크로 이용하여 상기 노출된 층간절연막의 라인홈 형성 영역과 상기 콘택홀 형성 영역을 선택적으로 식각하여 상기 층간절연막 내에 라인홈과 상기 기판을 노출하는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서, 상기 제1실릴레이션층은 마스크로서 라인홈 형성 영역을 한정하는 레티클을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서, 상기 제2실릴레이션층은 마스크로서 콘택홀 형성 영역을 한정하는 레티클을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서, 상기 제1감광막, 제2감광막 및 층간절연막의 식각시 NLD(Neutral Loop Discharge) 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4항에 있어서, 상기 NLD 플라즈마의 소오스 프리퀀시는 10~20 MHz로, 바이어스 프리퀀시는 1~10 MHz로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1항에 있어서, 상기 제1감광막 및 제2감광막의 식각은 O2/SO2 가스로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1항에 있어서, 상기 층간절연막의 식각 가스로서 CH3NH2/N2 가스를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1항에 있어서, 상기 층간절연막은 저유전물질인 플레어(FLARE)를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020030051782A 2003-07-26 2003-07-26 반도체 소자의 제조방법 KR100990933B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030051782A KR100990933B1 (ko) 2003-07-26 2003-07-26 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030051782A KR100990933B1 (ko) 2003-07-26 2003-07-26 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20050012645A KR20050012645A (ko) 2005-02-02
KR100990933B1 true KR100990933B1 (ko) 2010-11-01

Family

ID=37224584

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030051782A KR100990933B1 (ko) 2003-07-26 2003-07-26 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100990933B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100664807B1 (ko) * 2005-08-26 2007-01-04 동부일렉트로닉스 주식회사 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100303779B1 (ko) 1999-06-28 2001-11-01 박종섭 실리레이션된 이중 감광막을 이용한 패턴 형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100303779B1 (ko) 1999-06-28 2001-11-01 박종섭 실리레이션된 이중 감광막을 이용한 패턴 형성 방법

Also Published As

Publication number Publication date
KR20050012645A (ko) 2005-02-02

Similar Documents

Publication Publication Date Title
US7235478B2 (en) Polymer spacer formation
US6720132B2 (en) Bi-layer photoresist dry development and reactive ion etch method
US20030134231A1 (en) Bi-layer photoresist dry development and reactive ion etch method
US11018052B2 (en) Interconnect structure and method of forming the same
JP2008066713A (ja) フラッシュメモリ素子の製造方法
KR100726148B1 (ko) 반도체소자의 제조방법
KR100796509B1 (ko) 반도체 소자의 제조방법
KR100990933B1 (ko) 반도체 소자의 제조방법
KR100422356B1 (ko) 반도체소자의 콘택 형성방법
KR100390912B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100710193B1 (ko) 반도체 소자의 형성방법
KR100390948B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100685618B1 (ko) 반도체 소자의 제조 방법
KR100434710B1 (ko) 반도체 소자의 비아홀 형성방법
KR100944344B1 (ko) 반도체소자의 제조방법
KR100923763B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100256809B1 (ko) 반도체 소자의 콘택홀 형성방법
KR20050073043A (ko) 반도체 소자의 비트 라인 형성방법
KR100721591B1 (ko) 반도체소자의 제조방법
KR100871370B1 (ko) 반도체소자의 금속배선 형성방법
KR0139575B1 (ko) 반도체 소자 제조방법
KR20020002682A (ko) 반도체 소자의 제조방법
KR100386625B1 (ko) 반도체 소자의 제조방법
KR100547241B1 (ko) 듀얼 게이트 유전체를 갖는 반도체 소자 제조 방법
KR0165417B1 (ko) 반도체 장치의 미세 패턴 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee