KR100664807B1 - 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 전단계 공정이 완료되어 제 1 절연막으로 절연되어진 반도체 기판상에 제 1 도전층을 적층하고, 제 1 도전층 상에 제 2 절연막을 적층하며, 그 결과물 상에 포토레지스트를 도포하고, 그 결과물 상에 1개의 마스크를 사용하여 배선 영역을 정의하기 위한 노광 공정을 진행하며, 다른 1개의 마스크를 사용하여 비아홀 영역을 정의하기 위한 노광 공정을 진행하고, 현상 공정을 동시에 진행하여 비아홀 영역에는 포토레지스트를 모두 제거하고 배선 영역에는 일부의 포토레지스트를 남기도록 하며, 그 결과물에 대해 이방성 식각한 후 제 2 도전층을 적층하고, 화학적기계적연마를 이용하여 평탄화하는 것을 특징으로 한다. 본 발명에 의하면, 종래의 2번의 포토 공정과 2번의 식각 공정에 비해 1.5번의 포토 공정과 1번의 식각 공정으로 듀얼 다마신 패턴을 형성할 수 있기 때문에 식각 공정 횟수 감소에 따른 전체 공정 플로우를 단순화시켜 제조 단가를 획기적으로 줄일 수 있다. 게다가 포토레지스트를 도포하는 등의 추가적인 공정이 필요 없기 때문에 공정상 제품 불량률을 감소시켜 소자의 공정 수율 및 신뢰성을 향상시킬 수 있다.
듀얼 다마신, 비아홀, 트렌치 배선, CMP
Description
도 1a 내지 도 1e는 종래 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도,
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도.
본 발명은 저유전 상수 물질을 이용한 듀얼 다마신(Dual Damascene) 공정에 관한 것으로, 특히 포토 및 식각 공정 횟수를 줄여 전체 공정을 단순화하는데 적합한 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법에 관한 것이다.
일반적으로, 반도체 산업이 초대규모 집적회로로 옮겨가면서 소자의 기하학적 형상이 서브-하프-마이크론(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다.
이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리(Cu) 박막은 알루미늄(Al)에 비해 녹는점이 높아 전기이동도(electro-migration : EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적회로에 유용한 상호연결 재료(interconnection material)로 사용되고 있다.
또한, 반도체 소자가 고집적화되고 기술이 발전되어 감에 따라 배선간의 기생 정전용량이 문제점으로 대두되고 있다. 기생 정전용량이 크게 되면, RC 시간이 지연되고 사용 전력량이 증가하며 상호 간섭에 의한 잡음 등이 일어나 소자의 고속화에 장애가 된다. 따라서 층간 절연막의 재료로 다공성 산화물과 같이 유전 상수값이 3 이하인 저유전 상수값(low-k)을 갖는 절연물질이 사용되고 있다.
그런데, 구리와 저유전 상수값의 절연물질을 이용하여 배선공정을 진행함에 있어, 구리의 식각 특성이 매우 열악하여 이를 해결하고자 최근에는 듀얼 다마신 공정이 널리 적용되고 있다.
듀얼 다마신 공정은 0.13㎛ 이하 기술에서 다양한 방식으로 실시되고 있는데, 버리드 비아(buried via), 비아 퍼스트(via first), 트렌치 퍼스트(trench first) 및 자기 정렬(self aligned)의 네 가지로 요약할 수 있다.
CMOS 로직 소자의 스피드 증가는 주로 게이트 길 감소에 의한 게이트 지연시간(gate delay time)을 줄이는 것에 의존하여 왔으나, 소자의 고집적화로 BEOL(Back End Of Line) 금속화(metalization)에 의한 시정수(Resistance Capacitance : RC) 지연이 소자의 스피드를 좌우하게 되었다.
이러한 시정수 지연을 줄이기 위해, 상기에서 언급한 바와 같이, 저항이 낮은 구리와 같은 금속을 금속 배선 재료로 적용하고, 층간 절연막을 저유전 물질로 형성하며, 듀얼 다마신 공정을 적용하고 있다.
도 1a 내지 도 1e는 종래 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 통상의 방법으로 반도체 소자의 전단계 공정이 완료된 반도체 기판(도시 생략됨) 상에 제 1 절연막(100)과 제 1 도전층(102)을 형성한 후, 제 2 절연막(104)을 적층하고, 상기 결과물에 포토 공정을 위한 제 1 포토레지스트(106)를 도포한다. 이때, 제 2 절연막(104)으로는, 바람직하게는 FSG 또는 P-SiH4 옥사이드 등이 적용될 수 있다.
도 1b에서는 포토 공정을 통해 상기 도 1a의 결과물 상에 제 1 포토레지스트 패턴, 즉 비아홀용 포토레지스트 패턴(106')을 형성하고, 이 비아홀용 포토레지스트 패턴(106')을 마스크로 하여 제 2 절연막(104)을 1차 식각함으로써 비아홀 영역(108)을 형성한다.
이후, 도 1c에서는 상기 도 1b의 비아홀용 포토레지스트 패턴(106)을 제거한 뒤 그 상부에 제 2 포토레지스트(도시 생략됨)를 도포하고, 상술한 도 1b에서와 마찬가지로 제 2 포토레지스트에 대해 포토 공정을 진행하여 제 2 포토레지스트 패턴(110)을 형성한다. 그런 다음, 상기 제 2 포토레지스트 패턴(110)을 마스크로 하여 제 2 절연막(104)을 2차 식각함으로써 트렌치 배선 영역(112)을 형성한다.
도 1d에서는 상기 도 1c의 결과물 상에 패터닝 되었던 제 2 포토레지스트 패턴(110)을 제거하고, 그 결과물 상에 제 2 도전층(114)을 적층하여 비아홀 영역 (108) 및 트렌치 배선 영역(112) 내부를 충진한다. 이때, 제 2 도전층(114)으로는, 상술한 바와 같이 배리어 금속을 포함하는 구리(Cu)가 적용될 수 있다.
끝으로, 도 1e에서는 화학적기계적연마(Chemical Mechanical Polishing : CMP) 공정을 진행하여, 적층되었던 제 2 도전층(114)이 비아홀 영역(108) 및 트렌치 배선 영역(112)에만 남게 함으로써 비아 접촉부(116) 및 배선부(118)를 각각 형성한다.
이상과 같은 종래의 듀얼 다마신 공정에 따르면, 하나의 배선을 형성하기 위해서 비아홀 형성 공정 및 배선 형성 공정이 필요한데, 이들 공정에는 여러 번의 포토 공정 및 식각 공정이 수반된다는 단점이 있다. 즉, 도 1a 내지 도 1e의 설명에서 알 수 있듯이, 하나의 배선을 형성하는데 2번의 포토 공정과 2번의 식각 공정이 반드시 수반되며, 이러한 공정 수순은 전체 반도체 공정 플로우를 복잡하게 하여 제품 제조 단가를 높인다는 결과를 초래하게 된다.
뿐만 아니라, 도 1c에서와 같이 배선을 위한 포토/식각 공정시 비아홀 부위를 보호하기 위해 레지스트로 채우는 등 추가적인 복잡한 공정이 필요하게 되므로 공정 불량 발생 확률이 그만큼 커지게 된다는 문제가 발생한다.
본 발명은 상술한 종래 기술의 문제를 해결하기 위한 것으로, 배선 및 비아홀 형성을 위한 마스크를 연속적으로 사용하여 2중 노광 및 현상하고, 포토레지스트에 대한 절연막의 식각 선택비를 이용하여 트렌치 및 비아홀을 동시에 식각함으로써, 제조 공정을 단순화할 수 있는 반도체 제조 공정에서의 듀얼 다마신 패턴 형 성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 반도체 소자의 전단계 공정이 완료된 반도체 기판 상에 제 1 절연막과 제 1 도전층을 순차 형성하는 단계와, 상기 제 1 도전층 상에 제 2 절연막을 적층하고, 상기 제 2 절연막 상에 포토레지스트를 도포하는 단계와, 배선 영역이 될 부분이 오픈되어 있는 제 1 마스크를 사용하여 상기 포토레지스트를 1차 노광함으로써 배선 정의 영역을 결정하되 상기 1차 노광시 노광량을 조절하여 상기 포토레지스트의 하부 일정 두께에 대해서 노광이 이루어지지 않도록 하는 단계와, 비아홀 영역이 될 부분이 오픈되어 있는 제 2 마스크를 사용하여 상기 포토레지스트를 2차 노광함으로써 비아홀 정의 영역을 결정하는 단계와, 상기 노광 결과에 대해 현상 공정을 진행하여 상기 배선 정의 영역 및 상기 비아홀 정의 영역을 동시에 패터닝하여 다마신 구조의 포토레지스트 패턴을 형성하는 단계와, 상기 다마신 구조의 포토레지스트 패턴을 따라 상기 제 2 절연막을 이방성 식각함으로써 비아홀 영역과 배선 영역을 정의하는 단계와, 패터닝 이후의 포토레지스트 패턴을 제거하고 그 상부에 제 2 도전층을 적층하여 상기 비아홀 영역 및 상기 배선 영역 내부를 충진하는 단계와, 화학적기계적연마 공정을 진행하여 상기 적층되었던 제 2 도전층이 상기 비아홀 영역 및 상기 배선 영역에만 남게 함으로써 비아 접촉부 및 배선부를 각각 형성하는 단계를 포함하는 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
설명에 앞서, 본 발명의 핵심 기술 요지는, 비아홀 및 배선 영역을 노출시키는 식각 공정시 절연막과 포토레지스트 간의 식각 선택비를 이용하되, 비아홀과 배선 영역을 노출하는 식각 공정을 각각 별도로 진행하는 종래 기술과는 달리, 비아홀 영역에는 포토레지스트를 남기지 않고 배선 영역에는 일부 포토레지스트를 남겨 놓음으로써(다마신 구조의 포토레지스트 패턴을 형성함으로써) 비아홀 영역을 식각하는 동안 배선 영역에 남아 있던 포토레지스트가 선택비에 의한 양만큼 식각되다가 비아홀 식각이 완료되면 원하는 배선 영역이 식각되도록 한다는 것으로, 이러한 기술 사상으로부터 본 발명의 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 통상의 방법으로 반도체 소자의 전단계 공정이 완료된 반도체 기판(도시 생략됨) 상에 제 1 절연막(200)과 제 1 도전층(202)을 형성한 후, 제 2 절연막(204)을 적층하고, 상기 결과물에 포토 공정을 위한 포토레지스트(206)를 도포한다. 이때, 제 2 절연막(204)으로는, FSG 및 P-SiH4 옥사이드 등의 복합물이 적용될 수 있으며, 공정 여유도 및 절연 특성 향상을 위해 배선 두께의 2배 이상인 것이 바람직하다. 특히, 낮은 기생 정전용량을 얻기 위하여 유전율이 작은 절연막을 사용하는 것이 바람직하다.
도 2b 및 도 2c는 본 발명에 따라 배선 영역 및 비아홀 영역에 대한 2중 노 광 공정을 수행하는 과정을 나타낸다.
먼저, 도 2b에 도시한 바와 같이, 도 2a의 결과물 상에 배선 영역이 될 부분이 오픈(open)되어 있는 제 1 마스크(208a)를 사용하여 포토레지스트(206)를 1차 노광함으로써 배선 정의 영역(206a)을 결정한다. 이때, 본 실시예에서는 포토레지스트(206)의 하부 영역(206')에 대해서는 노광이 이루어지지 않도록 하는 것을 특징으로 한다. 이와 같은 선택적인 노광은 노광량을 조절하여 포토레지스트(206)의 하부 일정 두께에 대해서 노광 공정이 적용되지 않도록 하여 구현될 수 있다.
그런 다음, 도 2c에서는 도 2b의 결과물 상에 비아홀 영역이 될 부분이 오픈되어 있는 제 2 마스크(208b)를 사용하여 포토레지스트(206)를 2차 노광함으로써 비아홀 정의 영역(206b)을 결정한다.
이후, 도 2d에서는 이와 같은 결과물에 대해 현상 공정을 진행한다. 즉, 도 2b 및 도 2c에서의 노광 결과에 대해 현상 공정을 진행하여 배선 정의 영역(206a) 및 비아홀 정의 영역(206b)을 동시에 패터닝하여 본 발명에 따른 다마신 구조의 포토레지스트 패턴(206'')을 형성한다. 상기 다마신 구조의 포토레지스트 패턴(206'')은, 배선 정의 영역(206a)에 대해서는 노광량 차이로 인해 하부 일정 두께가 완전히 제거되지 않고 잔존하는 것을 특징으로 한다.
이때, 본 실시예에서는 후술하는 식각 공정시의 선택적 식각을 위해 상기 다마신 구조의 포토레지스트 패턴(206'')의 배선 정의 영역(206a)의 두께, 즉 잔존하는 포토레지스트의 두께를 적절하게 유지할 필요가 있다. 예컨대, 제 2 절연막(204)의 두께가 "t1"이고, 원하는 배선의 두께가 "t2"이며, 포토레지스트(206)와 제 2 절연막(204)의 식각 선택비가 "1:s"라고 가정하면, 다마신 구조의 포토레지스트 패턴(206'')의 배선 정의 영역(206a)에서의 잔존 두께 "T"는 다음 [수학식 1]로 표현될 수 있다.
[수학식 1]
T = (t1 - t2)/s
다만, 이와 같은 [수학식 1]에 의한 다마신 구조의 포토레지스트 패턴(206'')의 잔존 두께 "T"는 가장 이상적인 두께를 정의하기 위한 것이고, 충분한 비아홀 식각 여유를 위해서는 "T"를 이보다 두껍게 설정하여도 무방하다.
한편, 도 2e에서는 상술한 바와 같은 다마신 구조의 포토레지스트 패턴(206'')을 이용하여 본 실시예에 따라 비아홀 및 배선 영역을 식각하는 공정을 진행한다. 즉, 다마신 구조의 포토레지스트 패턴(206'')을 따라 식각 공정, 예컨대 이방성 식각 공정을 진행하여 도 2e와 같이 식각 처리된 제 2 절연막(204')을 형성한다.
도 2e에 도시한 바와 같이, 식각 처리된 제 2 절연막(204')의 비아홀 영역(210)은 (T*s) 두께만큼 식각되었으며, 식각 처리된 제 2 절연막(204')의 배선 영역(212)은 절연막(204')이 식각 처리되는 동안 식각 방지용 포토레지스트 패턴(206''')에 의해 식각 방지되다가, 그 이후에 t2 두께만큼 식각 처리되게 된다.
도 2f에서는 상기 도 2e의 결과물 상에 패터닝 되었던 식각 방지용 포토레지스트 패턴(206''')을 제거하고, 그 결과물 상에 제 2 도전층(214)을 적층하여 비아홀 영역(210) 및 배선 영역(212) 내부를 충진한다. 이때, 제 2 도전층(214)으로 는, 바람직하게는 배리어 금속을 포함하는 구리(Cu)가 적용될 수 있다.
끝으로, 도 2g에서는 화학적기계적연마(CMP) 공정을 진행하여, 적층되었던 제 2 도전층(214)이 비아홀 영역(210) 및 배선 영역(212)에만 남게 함으로써(214') 비아 접촉부(216) 및 배선부(218)를 각각 형성한다.
이상 설명한 바와 같이, 본 발명은 배선 및 비아홀 형성을 위한 마스크를 연속적으로 사용하여 노광함으로써 1.5번의 포토 공정과 1번의 식각 공정만으로도 듀얼 다마신 패턴이 형성되도록 구현한 것이다.
본 발명에 의하면, 포토 및 식각 공정 횟수를 줄임으로써 전체 공정 플로우를 단순화시켜 제조 단가를 획기적으로 줄일 수 있다. 게다가 포토레지스트를 도포하는 등의 추가적인 공정이 필요 없기 때문에 공정상 제품 불량률을 감소시켜 소자의 공정 수율 및 신뢰성을 향상시킬 수 있다.
이상, 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.
Claims (8)
- 반도체 소자의 전단계 공정이 완료된 반도체 기판 상에 제 1 절연막과 제 1 도전층을 순차 형성하는 단계와,상기 제 1 도전층 상에 제 2 절연막을 적층하고, 상기 제 2 절연막 상에 포토레지스트를 도포하는 단계와,배선 영역이 될 부분이 오픈되어 있는 제 1 마스크를 사용하여 상기 포토레지스트를 1차 노광함으로써 배선 정의 영역을 결정하되, 상기 1차 노광시 노광량을 조절하여 상기 포토레지스트의 하부 일정 두께에 대해서 노광이 이루어지지 않도록 하는 단계와,비아홀 영역이 될 부분이 오픈되어 있는 제 2 마스크를 사용하여 상기 포토레지스트를 2차 노광함으로써 비아홀 정의 영역을 결정하는 단계와,상기 노광 결과에 대해 현상 공정을 진행하여 상기 배선 정의 영역 및 상기 비아홀 정의 영역을 동시에 패터닝하여 다마신 구조의 포토레지스트 패턴을 형성하는 단계와,상기 다마신 구조의 포토레지스트 패턴을 따라 상기 제 2 절연막을 이방성 식각함으로써 비아홀 영역과 배선 영역을 정의하는 단계와,패터닝 이후의 포토레지스트 패턴을 제거하고 그 상부에 제 2 도전층을 적층하여 상기 비아홀 영역 및 상기 배선 영역 내부를 충진하는 단계와,화학적기계적연마 공정을 진행하여 상기 적층되었던 제 2 도전층이 상기 비아홀 영역 및 상기 배선 영역에만 남게 함으로써 비아 접촉부 및 배선부를 각각 형성하는 단계를 포함하는 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막은 FSG 및 P-SiH4 옥사이드 복합물인 것을 특징으로 하는 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법.
- 제 2 항에 있어서,상기 제 2 절연막의 적층 두께는 배선 두께의 2배 이상인 것을 특징으로 하는 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 다마신 구조의 포토레지스트 패턴은, 상기 배선 정의 영역에 대해서는 노광량 차이로 인해 하부 일정 두께가 완전히 제거되지 않고 잔존하는 것을 특징으로 하는 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법.
- 제 5 항에 있어서,상기 잔존하는 다마신 구조의 포토레지스트 패턴의 배선 정의 영역에서 잔존하는 포토레지스트의 두께 T는 수학식 T ≥ (t1 - t2)/s로 표현되되, 상기 t1은 상기 제 2 절연막의 두께, 상기 t2는 원하는 배선 두께, 상기 s는 상기 포토레지스트에 대한 상기 제 2 절연막의 식각 선택비인 것을 특징으로 하는 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법.
- 제 6 항에 있어서,상기 이방성 식각 단계는,상기 식각 처리된 제 2 절연막의 비아홀 영역은 상기 T*s 두께만큼 식각되며, 상기 식각 처리된 제 2 절연막의 배선 영역은 상기 제 2 절연막이 식각 처리되는 동안 상기 듀얼 다마신 구조의 포토레지스트 패턴에 의해 식각 방지되다가 그 이후에 상기 t2 두께만큼 식각 처리되는 것을 특징으로 하는 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 제 2 도전층은 배리어 금속을 포함하는 구리인 것을 특징으로 하는 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법.
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| US10276428B2 (en) * | 2017-08-28 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor package and method of fabricating semiconductor package |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004343A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 실리레이션된 이중 감광막을 이용한 패턴 형성 방법 |
| KR20040005472A (ko) * | 2002-07-10 | 2004-01-16 | 주식회사 하이닉스반도체 | 듀얼 다마신 패턴 형성방법 |
| KR20040022622A (ko) * | 2002-09-09 | 2004-03-16 | 아남반도체 주식회사 | 복수레벨의 다마신 패턴 형성 방법 |
| KR20050012646A (ko) * | 2003-07-26 | 2005-02-02 | 주식회사 하이닉스반도체 | 다마신 공정에 의한 비아홀 형성방법 |
| KR20050012645A (ko) * | 2003-07-26 | 2005-02-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20060005503A (ko) * | 2004-07-13 | 2006-01-18 | 동부아남반도체 주식회사 | 포토 마스크 및 그 제조방법과 포토 마스크를 이용한반도체 소자의 배선 형성방법 |
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|---|---|---|---|---|
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| KR100640952B1 (ko) * | 2004-12-29 | 2006-11-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속배선 형성방법 |
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-
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004343A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 실리레이션된 이중 감광막을 이용한 패턴 형성 방법 |
| KR20040005472A (ko) * | 2002-07-10 | 2004-01-16 | 주식회사 하이닉스반도체 | 듀얼 다마신 패턴 형성방법 |
| KR20040022622A (ko) * | 2002-09-09 | 2004-03-16 | 아남반도체 주식회사 | 복수레벨의 다마신 패턴 형성 방법 |
| KR20050012646A (ko) * | 2003-07-26 | 2005-02-02 | 주식회사 하이닉스반도체 | 다마신 공정에 의한 비아홀 형성방법 |
| KR20050012645A (ko) * | 2003-07-26 | 2005-02-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20060005503A (ko) * | 2004-07-13 | 2006-01-18 | 동부아남반도체 주식회사 | 포토 마스크 및 그 제조방법과 포토 마스크를 이용한반도체 소자의 배선 형성방법 |
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