KR100640952B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 비아홀 및 트랜치를 동시에 형성함으로써 제조 원가를 줄이고 공정을 단순화하도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 기판상에 제 1 금속배선을 형성하는 단계와, 상기 제 1 금속배선을 포함한 반도체 기판의 전면에 절연막을 형성하는 단계와, 상기 절연막상에 포토레지스트를 도포하는 단계와, 상기 포토레지스트의 상부에 투과율이 다른 패턴을 갖는 회절 마스크를 정렬하는 단계와, 상기 회절 마스크를 마스크로 이용하여 상기 포토레지스트를 노광하고 현상하여 서로 다른 두께를 갖도록 패터닝하는 단계와, 상기 제 1 금속배선의 표면이 소정부분 노출되도록 상기 패터닝된 포토레지스트와 절연막을 동시에 선택적으로 식각하여 비아홀 및 트랜치를 형성하는 단계와, 상기 잔류하는 포토레지스트를 제거하는 단계와, 상기 트랜치 및 비아홀의 내부에 제 2 금속배선 및 비아 접촉부를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
금속배선, 회절 마스크, 식각 선택비, CMP

Description

반도체 소자의 금속배선 형성방법{method for forming metal line of semiconductor device}
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 설명
31 : 반도체 기판 32 : 제 1 절연막
33 : 제 1 금속배선 34 : 제 2 절연막
35 : 감광막 36 : 회절 마스크
37 : 비아홀 38 : 트랜치
39 : 베리어 금속막 40 : 금속막
40a : 제 2 금속배선 40b : 비아 접촉부
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 제조 원가를 줄임 과 동시에 공정을 단순화시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 제조공정시 가장 많이 사용하는 금속재료는 알루미늄과 알루미늄 합금이다. 그 이유는 전기전도성이 좋고, 산화막과의 접착력이 뛰어날 뿐만 아니라 성형하기 쉽기 때문이다.
그러나 상기 알루미늄과 알루미늄 합금은 전기적 물질이동, 힐록(Hillock) 및 스파이크(Spike) 등의 문제점을 가지고 있다.
즉, 상기 배선금속용 알루미늄에 전류를 흐르게 하면, 실리콘과의 접촉지역이나 계단 지역 등의 고전류 밀도영역에서 알루미늄 원자의 확산이 일어나, 그 부위의 금속선이 얇아지고 결국은 단락 되는데 이런 현상을 전기적 물질이동이라 하며, 이러한 전기적 물질이동은 서서히 소량으로 확산되어 일어나므로 작동 후, 상당한 시간이 경과한 후에 유발된다.
상기와 같은 문제점을 해결하기 위해서는 알루미늄에 소량의 구리(Cu)를 첨가한 알루미늄-구리 합금을 사용 하든가 스텝커버레이지(Step coverage)를 향상시키고, 접촉지역을 충분히 넓게 설계함으로써 해결할 수 있다.
또 다른 문제는 합금화 공정시 유발되는데 즉, 열처리시 알루미늄박막으로 실리콘의 물질이동이 일어나며, 국부지역의 과잉반응으로 소자가 파괴되는데 이런 현상을 스파이크라 한다.
상기의 스파이크 문제는 용해도 이상으로 실리콘을 첨가한 알루미늄-실리콘 합금을 사용하던가, 알루미늄과 실리콘 사이에 얇은 금속층(TiW, PtSi 등)을 삽입 시켜 확산장벽을 만듦으로써 해결할 수 있다.
따라서, 금속배선의 대체 재료에 대한 개발 필요성이 대두되고 있는 실정이다. 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있으며, 이러한 물질들 중 비저항이 작고, 일렉트로 마이그레이션(electro migration ; EM)과 스트레스 마이그레이션(stress migration; SM) 등의 신뢰성이 우수하며, 생산원가가 저렴한 구리 및 구리 합금이 널리 적용되고 있는 추세이다.
한편, 상기 구리 및 구리 합금은 듀얼 다마신(dual damascene) 구조를 갖는 비아홀(또는 콘택홀)과 트렌치(trench)에 구리를 증착하여 화학적 기계적 연마를 이용하여 구리를 패터닝하여 구리 배선을 형성하고 있다.
그러나, 상기 구리 배선은 화학적 기계적 연마 공정에 사용되는 슬러리(slurry)에서 쉽게 산화되어 용해되기 때문에 평탄화시키기 어려운 금속으로 알려져 있다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 제 1 절연막(12)을 형성하고, 상기 제 1 절연막(12)상에 제 1 도전층을 형성한다.
이어, 포토 및 식각 공정을 통해 상기 제 1 도전층을 선택적으로 식각하여 제 1 금속배선(13)을 형성한다.
그리고 상기 제 1 금속배선(13)을 포함한 반도체 기판(11)의 전면에 제 2 절연막(14)을 형성하고, 상기 제 2 절연막(14)상에 제 1 감광막(15)을 도포한다.
도 1b에 도시한 바와 같이, 노광 및 현상 공정으로 상기 제 1 감광막(15)을 선택적으로 패터닝하여 콘택 영역을 정의한다.
이어, 상기 패터닝된 제 1 감광막(15)을 마스크로 이용하여 상기 제 1 금속배선(13)의 표면이 소정부분 노출되도록 상기 제 2 절연막(14)을 선택적으로 식각하여 비아홀(16)을 형성한다.
도 1c에 도시한 바와 같이, 상기 제 1 감광막(15)을 제거하고, 상기 반도체 기판(11)의 전면에 제 2 감광막(17)을 도포한 후, 노광 및 현상 공정으로 상기 제 2 감광막(17)을 패터닝하여 배선 영역을 정의한다.
이어, 상기 패터닝된 제 2 감광막(17)을 마스크로 이용하여 상기 노출된 제 2 절연막(14)을 선택적으로 식각하여 표면으로부터 소정깊이를 갖는 트랜치(18)를 형성한다.
한편, 도면에는 도시하지 않았지만, 이후 제 2 금속배선을 형성하기 위한 포토 및 식각 공정시 비아홀 부위를 보호하기 위해서 감광막을 채우는 등 추가적인 공정이 진행된다.
도 1d에 도시한 바와 같이, 상기 제 2 감광막(17)을 제거하고, 상기 트랜치(18) 및 비아홀(16)을 포함한 반도체 기판(11)의 전면에 베리어 금속막(19) 및 제 2 도전층(20)을 차례로 형성한다.
여기서, 상기 제 2 도전층(20)은 구리(Cu)를 사용한다.
도 1e에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 제 2 도전층(20) 및 베리어 금속막(19)이 상기 비아홀(16) 및 트랜치(18) 내부에 남도록 연마하여 제 2 금속 배선(20a) 및 비아 접촉부(20b)를 형성한다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 듀얼 다마신 구조를 갖는 금속배선을 형성하기 위해서 비아홀을 형성하기 위한 포토 및 식각 그리고 트랜치를 형성하기 위한 포토 및 식각 등 각각 2번씩의 포토 및 식각 공정이 필요하게 된다.
뿐만 아니라, 도 1c에서와 같이, 배선을 위한 포토 및 식각 공정시 비아홀 부위를 보호하기 위해서 감광막을 채우는 등 추가의 복잡한 공정이 필요하므로 공정 불량 발생 확률이 그만큼 크게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 비아홀 및 트랜치를 동시에 형성함으로써 제조 원가를 줄이고 공정을 단순화하도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은 반도체 기판상에 제 1 금속배선을 형성하는 단계와, 상기 제 1 금속배 선을 포함한 반도체 기판의 전면에 절연막을 형성하는 단계와, 상기 절연막상에 포토레지스트를 도포하는 단계와, 상기 포토레지스트의 상부에 투과율이 다른 패턴을 갖는 회절 마스크를 정렬하는 단계와, 상기 회절 마스크를 마스크로 이용하여 상기 포토레지스트를 노광하고 현상하여 서로 다른 두께를 갖도록 패터닝하는 단계와, 상기 제 1 금속배선의 표면이 소정부분 노출되도록 상기 패터닝된 포토레지스트와 절연막을 동시에 선택적으로 식각하여 비아홀 및 트랜치를 형성하는 단계와, 상기 잔류하는 포토레지스트를 제거하는 단계와, 상기 트랜치 및 비아홀의 내부에 제 2 금속배선 및 비아 접촉부를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)상에 제 1 절연막(32)을 형성하고, 상기 제 1 절연막(32)상에 제 1 도전층을 형성한다.
이어, 포토 및 식각 공정을 통해 상기 제 1 도전층을 선택적으로 식각하여 제 1 금속배선(33)을 형성한다.
그리고 상기 제 1 금속배선(33)을 포함한 반도체 기판(31)의 전면에 제 2 절연막(34)을 형성하고, 상기 제 2 절연막(34)상에 감광막(35)을 도포한다.
여기서, 상기 제 2 절연막(34)은 FSG(Flowing doped Silicate Glass)와 P- SiH4 산화막 등의 복합물로 사용하고, 상기 제 2 절연막(34)은 공정 여유도 및 절연 특성 향상을 위해 이후 형성되는 제 2 금속배선 두께의 2배 이상으로 형성한다. 특히, 낮은 기생정전용량을 얻기 위하여 유전율이 작은 Low K의 절연막을 사용한다.
도 2b에 도시한 바와 같이, 상기 감광막(35)상에 회절 마스크(36)를 정렬하고, 상기 회절 마스크(36)를 이용하여 상기 감광막(35)에 노광 공정을 실시한다.
여기서, 상기 회절 마스크(36)는 빛을 차단하는 차단부(A), 일정량의 빛만을 투과하는 슬릿부(B), 빛을 완전히 투과되는 투과부(C)로 이루어져 있다.
상기와 같이 구성된 회절 마스크(36)를 사용하여 노광 공정을 실시할 때 상기 차단부(A)에 대응되는 부분은 빛이 차단되고, 상기 슬릿부(B)에 대응되는 부분은 표면으로부터 일부분에만 노광이 되며, 상기 투과부(C)에 대응되는 부분은 전체적으로 노광이 실시된다.
따라서 상기 노광된 감광막(35)을 현상하여 패턴을 형성할 경우에는 상기 차단부(A)에 대응되는 부분의 감광막은 그대로 남아있게 되고, 상기 슬릿부(B)에 대응되는 부분은 일정량의 두께만이 남아있게 되며, 상기 투과부(C)에 대응되는 부분의 감광막은 완전히 제거되게 된다.
즉, 본 발명은 배선 영역이 될 부분과 비아홀이 될 부분에 각각 다른 투과율을 갖는 회절 마스크(36)를 사용하여 노광 공정을 실시한다.
도 2c에 도시한 바와 같이, 상기 제 1 금속배선(33)의 표면이 소정부분 노출되도록 상기 패터닝된 감광막(35)과 상기 제 2 절연막(34)을 동시에 이방성 식각하 여 비아홀(37)과 트랜치(38)를 동시에 형성한다.
여기서, 상기 회절 마스크(36)는 상기 비아홀(37)보다 트랜치(38)가 형성될 부분의 투과율이 낮은 마스크를 사용한다.
즉, 본 발명은 상기 비아홀(37) 및 트랜치(38)를 형성하기 위한 식각 공정시에 상기 제 2 절연막(34)과 감광막(35)간의 식각 선택비를 이용하여 형성한다.
예를 들면, 상기 제 2 절연막(34)의 두께가 t1이고, 원하는 배선의 두께가 t2이며, 상기 감광막(35)과 제 2 절연막(34)의 식각 선택비가 1:s 라고 하면,
상기 트랜치(38)가 형성될 부분에 잔류하는 감광막(35)의 두께(T)는, (t1-t2)/s인 것이 바람직하며, 충분한 비아홀(37)의 식각 여유를 위해서는 그보다 두꺼운 것이 바람직하다.
도 2d에 도시한 바와 같이, 상기 잔류하는 감광막(35)을 제거하고, 상기 비아홀(37) 및 트랜치(38)를 포함한 반도체 기판(31)의 전면에 베리어 금속막(39)을 형성한다.
여기서, 상기 베리어 금속막(39)은 물리기상증착법이나 화학기상증착법으로 TiN, Ta, TaN, WNX, TiAl(N) 등을 10 내지 1000Å의 두께로 증착하여 형성하며, 상기 베리어 금속막(39)은 후에 형성되는 구리 박막으로부터의 구리 원자가 제 2 절연막(34)으로 확산하는 것을 방지하는 역할을 한다.
이어, 상기 베리어 금속막(39)상에 스퍼터법, PVD 또는 CVD 등의 방법을 이용하여 제 2 도전층(40)을 형성한다.
여기서, 상기 제 2 도전층(40)은 구리, 알루미늄, 백금 또는 이들의 합금물 을 사용하고 있다.
예를 들면, 상기 제 2 도전층(40)으로 구리를 사용할 경우에 상기 베리어 금속막(39)상에 구리 씨드(Cu seed)층을 형성한 후 전기도금법으로 구리 박막을 형성한다. 여기서, 상기 전기도금법은 안정하고 깨끗한 구리 씨드층의 증착이 필수적인 공정으로 되어 있다.
또한, 다른 방법은 물리기상증착(PVD)법을 이용한 챔버 및 화학기상증착(CVD)법을 이용한 챔버로 구성된 장비에서 확산 방지막 및 구리 시드층을 증착한 후에 구리 전기도금 장비에서 구리 전기도금을 진행할 수도 있다.
상기 구리 박막은 구리 시드층을 형성한 후에 진공파괴 없이 구리 시드층 상에 금속-유기 화학기상증착(MOCVD)법이나 전기도금법으로 구리를 증착하여 형성한다.
또한, 상기 전기도금법으로 구리 박막을 증착할 경우, 구리 씨드층을 형성한 후에 진공파괴(vacuum breaking) 없이 -20 내지 150℃의 저온에서 구리를 증착한다.
도 2e에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 제 2 도전층(40) 및 베리어 금속막(39)이 상기 비아홀(37) 및 트랜치(38) 내부에 남도록 연마하여 제 2 금속 배선(40a) 및 비아 접촉부(40b)를 형성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 효과가 있다.
즉, 절연막과 감광막간의 식각 선택비를 이용하여 비아홀 및 트랜치를 동시에 형성함으로써 제조 원가를 줄이고 공정을 단순화를 이룰 수 있다.
또한, 공정을 단순화시킴으로써 공정 불량 발생 확률을 줄여 소자의 수율을 증가시킬 수 있다.

Claims (6)

  1. 반도체 기판상에 제 1 금속배선을 형성하는 단계;
    상기 제 1 금속배선을 포함한 반도체 기판의 전면에 절연막을 형성하는 단계;
    상기 절연막상에 포토레지스트를 도포하는 단계;
    상기 포토레지스트의 상부에 투과율이 다른 패턴을 갖는 회절 마스크를 정렬하는 단계;
    상기 회절 마스크를 마스크로 이용하여 상기 포토레지스트를 노광하고 현상하여 서로 다른 두께를 갖도록 패터닝하는 단계;
    상기 제 1 금속배선의 표면이 소정부분 노출되도록 상기 패터닝된 포토레지스트와 절연막을 동시에 선택적으로 식각하여 비아홀 및 트랜치를 형성하는 단계;
    상기 잔류하는 포토레지스트를 제거하는 단계;
    상기 비아홀 및 트랜치를 포함한 전면에 베리어 금속막 및 도전층을 차례로 형성하는 단계;
    상기 도전층 및 베리어 금속막이 상기 트랜치 및 비아홀의 내부에 남도록 선택적으로 연마하여 제 2 금속배선 및 비아 접촉부를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 절연막은 FSG 또는 P-SiH4 산화막, Low-K 물질 중에서 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서, 상기 절연막은 상기 제 2 금속배선 두께의 2배 이상으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 상기 제 1 항에 있어서, 상기 회절 마스크는 빛을 차단하는 차단부, 빛이 투과되는 투과부, 빛의 투과를 조절하는 슬릿부로 이루어짐을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 상기 제 1 항에 있어서, 상기 포토레지스트를 노광 및 현상하여 상기 트랜치가 형성될 부분에 남아있는 포토레지스트의 두께는 상기 절연막의 두께에서 제 2 금속배선의 두께를 뺀 값을, 상기 포토레지스트에 대한 절연막의 식각 선택비로 나눈 값과 같거나 크게 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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